Problem with Synplify 7.7.1, käynnistyksen Block vs clock input

[Big Boy]

Hei

Olen suunnittelu (Verilog) ja käyttämällä STARTUP_SPARTAN3 oikeusasteessa.Koskevat esimerkiksi lähetän kellosignaali ja reset-signaalin.Kello ja reset signaalit tulevat suoraan huipputason Kello pin.

Eli olen koodi näköisenä:

Koodi:moduuli counter_7seg (reset, CLK, segLow, segHigh), / / Top-tason moduuli

input reset;

input CLK;

output [6:0] segHigh, segLow;[...]STARTUP_SPARTAN3 Startup (. CLK (SLK). GSR (reset));[...]

 

[Big Boy]

Yritin kanssa Synplify 8.10, ja se ei toimi oikein.

Niin, tämä on luultavasti rajoitus (tai vika, kutsutaan sitä mitä haluat!) Ja 7.7.1!

Kiitos.