puoli vuorokauden viivästyy jatkuvasti ajan sigma-delta-ADC

M

meghna

Guest
Hei,
Olen yrittänyt etsiä joitakin papereita voimaansaattamisesta puolen vuorokauden viiveellä vertailukohta on sigma-delta-modulaattori.Ihmiset mallin vaikutus silmukan aiheuttaman viivästyksen DAC pulssia (eli NRZ, RZ, Hz), mutta kukaan kertoo, että vertailuryhmässä (quantizer tai lukko) ja silmukan aina annettava viipymättä, jotka on otettava huomioon aina.

Toisin sanoen, RZ pulssia on samanlainen HZ pulssia kun salpa viive on mukana.Se aiheuttaa jonkin verran vaikutusta, joka voidaan korvata modifing silmukan kerroin.Mutta NRZ pulssi on se puoli kelloa siirretään ensi näytteenotto vaiheessa, joka aiheuttaa kolmasosa järjestyksessä termi loop saada (jos toinen järjestyksessä modulaattorin).

Kysymykseni on "miten mallin ilmausta S-alalla".Toisin sanoen, minun pitäisi pystyä löytämään tämän ylimääräisen napainen freqency vuonna s alalla.

Thanks & Regards
Meghna

 
Tarkista liitteenä kirjan vaikutus silmukan viivästymisen vaiheessa marginaali.Toivon, että löydät sen tarpeelliseksi.
Anteeksi, mutta sinun täytyy kirjautua nähdäksesi tämän liitteen

 
Kiitos vastauksesta Fahmy-ja paperi.Tässä kirjassa tarkastellaan hieman vaikea, otan aikaa täysin ymmärtää sitä.Lisäksi se puhuu enemmän n. PLL, odotan erityisesti sigma-delta ADC.

 
Chk tämän out ...

http://www.edaboard.com/viewtopic.php?p=732095 # 732095

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top