Rakenteelliset VHDL koodin SR Flip-Flop

[BlackOps]

Hei, olen yrittänyt rakentaa VGA ohjaimeen. sillä on 2 10 bitin ylös laskurit ja 4 varvastossut. i on jo kaavamainen sitä. nyt haluan kirjoittaa täydellinen VHDL rakenteellinen koodi minun SR flip flop, katsokoot at kuvan kiikun joka minun täytyy sisällä minun ohjain. kun näen alkaen Henokin kirja, SR kiikku on juuri modifioitu D flip flop, katsokoot toisessa kuvassa. Nyt minun täytyy muuttaa VHDL koodin SR flip flop, mutta minun täytyy myös sisällyttää asynkronisen selkeä signaali, kuten näkyy ensimmäinen kuva, ... ja VGA-ohjaimen .. tässä on minun koodi:

 - määrittää toiminta 2-input NAND gate kirjasto IEEE; KÄYTÄ ieee.std_logic_1164.all; ENTITY NAND_2 on portti (I0, I1: IN std_logic; O: OUT std_logic); END NAND_2 , arkkitehtuuri Dataflow_NAND2 OF NAND_2 on aloittaa O

 

[mstrcosmos]

SR ja CLK? kirjasto IEEE; käyttö ieee.std_logic_1164.all; yksikkö FDR on portti (Q: out std_ulogic, C: in std_ulogic, R: in std_ulogic, S: in std_ulogic, Clear: in std_ulogic), lopussa FDR, arkkitehtuuri FDRS_arch of FDR on aloitettava prosessi (C, pilvistä) alkaa jos (nouseva reuna (Clear)) Q

 

[FvM]

Minun mielestäni sinä "keksi" uudenlainen SR-kiikku - kello. En ole koskaan nähnyt sitä ennen.

 

[BlackOps]

Minä en ole keksinyt mitään! havent u lukea Eenokin kirjasta Hwang? nämä kuvat minun postitse ovat tuosta kirjasta! niin? .... mitään ideoita? ja mitä u ajatella että VHDL-koodin?

 

[FvM]

Hei, OK, näen että SR-kiikku käyttävät Henokin ja muualla. Huomasin kuitenkin, että eri toteutukset olemassa, jotka eroavat koskien käyttäytymistä R ja S sekä H. Enoch sanoo "SR flip-flopit voi tulla määrittelemätön tila kun molemmat tulot on todennut samanaikaisesti". Vuonna constrast Hänen esitetty piiri on määritelty hyvin käyttäytymiseen saavuttaa ensisijainen S tuloon. Altera MaxPlus on SR-kiikku, joka on toggling S ja R sekä H ja koodin lähettänyt mstrcosmos on etusijalla R tulo. Lisäksi tämä erityinen ongelma, VHDL koodi näyttää oikein. Sen sijaan käytetään "rakenteellisia" koodi on osittainen epäselvä käyttäytyminen, haluaisin mieluummin selkeä kuvaus. Vaadittu ensisijaisesti SR kiikku voi olla todella erilainen. Käyttämällä D-kiikut joudut määrittelemään tarkoitettu logiikkaa eksplisiittisesti. SR-kiikun kuvauksesta mstrcosmos ei ole synthesizable tällä tavoin, aiheuttaa se on kaksi reuna herkkiä signaaleja. Tavallinen konstrukti kanssa asynchronouos selkeät sijasta olisi käytettävä. Kuten jo sanoin, se poikkeaa koodin koskien R ja S prioriteetti.

 prosessi (C, pilvistä) alkaa jos (Clear) Q

 

[BlackOps]

u antaneet käyttäytymisen koodia ... Voinko käyttää sitä rakentaa VGA ohjaimeen minun Virtex2 pro siru, jossa ISE? ja voin sijoittaa sen toiseen .. "Header" tiedosto .. joten i-kirjain tapa käyttää sitä pääohjaustiedosto lähdekoodi?

 

[kvingle]

Yes.you voi käyttää sitä.

 

[darylz]

Mutta onko se mielekästä?

 

[FvM]

Tarkistin alkuperäisen "rakenteellinen" koodin. Se on täysin sopimatonta synteesissä (jos oikein toistaiseksi, joita en tarkista kokonaan). Synthesizable koodi (sikäli kuin kello synchronouos toiminnan tarkoitus) on perustuttava D-FF logiikkaelementtejä vastaavasti kellon synkroninen HDL rakenteita. PS: Oletin koodi on tarkoitettu synteesiin laitteisto, mutta et maininnut sitä. Ymmärrän nyt, että te koodattu rakenteellisia D-FF näkymä Enochs kirja. View periaatteessa antaa käsityksen, miten D-FF voisi toimia laitteisto, mutta se ei ole mielekästä synteesiä eikä simulaatio mielestäni. Synteesi työkalu, joka yleensä toimii korkeammalla abstraktiotasolla kuin yksittäisiä portteja, todennäköisesti eivät tunnista sitä tavalla, joka hyödyntää D-FF-portilla tasolla. Simulointi työkalu pitäisi periaatteessa toistaa käyttäytymistä, mutta se aiheuttaa myös paljon yläpuolella verrattuna korkeamman tason kuvaus (käyttäytymisen tai käyttämällä laitteistoa D-FF). Behavioral kuvaukset on kaksi rajoitusta: Jotkin rakenteet eivät synthesizable, esim. viive selvitys ja se voi antaa optimaalisen tuloksen kaikissa tapauksissa, joissa erityisesti logiikka laitteiston resursseja. Mutta parantamiseksi rakenteellisia koodin, sen on harkittava erityisesti logiikan laitteisto, yleensä myyjä kirjastojen.

 

[BlackOps]

kiittää u! ok olen koodattu se teidän näytti, tässä on käyttäytymiseen koodi:

 kirjasto IEEE; KÄYTÄ ieee.std_logic_1164.all; ENTITY SRff on portti (S, R, Kello, selvä: std_logic; Q: OUT std_logic) , END SRff, arkkitehtuuri käyttäytyminen SRff IS BEGIN PROCESS (Kello, Clear) - herkkyys luetteloa käytetään BEGIN IF (Clear = '1 ') THEN Q

 

[FvM]

Sen pitäisi toimia, kun instantioimalla SR-FF rakenteellisia koodin. Huomasitko, että VGA-ohjainta Enoch O. Hwang verkkosivuilla www.cs.lasierra.edu/ ~ ehwang on yleensä käyttämällä "käyttäytymiseen" koodaus? Minun mielestäni se on paljon enemmän toiminnallisia ja paremmin luettavissa.

 

[BlackOps]

joo, huomasin, kiitos .. mutta en ole varma toimiiko se jos aion vain kopioi ja liitä se minun ISE ... for synthesation .. Myös nastat voittajana osoitettu .. thats miksi päätin rakentaa kaiken tyhjästä rakenteellisista koodia, mutta joka viittaa kaaviot Eenokin.

 

[FvM]

Odotan Altera esimerkiksi työskennellä Xilinx samoin, aiheuttaa VGA ohjaimen itse käyttää vain yhteistä VHDL rakenteita. Kanssa "rakenteellisia" kuvaus, sinulla pitäisi olla käsitys jonka rakenneosat ovat todella käytettävissä FPGA. Nämä ovat ei portit eikä LUT pohjainen logiikkalohkot , jossa D-FF on alkeis-toiminto. Unohtaminen nämä tosiasiat, voit esimerkiksi aiheuttaa HDL kääntäjä käyttää combinational logiikkaa silmukan sijasta kiikku, ehkä ei toiminut, koska ajoitus ongelmia.

 

[SHRIRAM_GAUR]

Olen koonnut rakenteellisia SR FF koodin ja tuli tuntemaan, 1. olet lisännyt signaali "selvä" in Structural_SR_FF, miksi? vaikka signaali ei referrred muualla?