A
assumeas
Guest
Johdanto
Very Large Scale Integration (VLSI) on ollut dramaattinen vaikutus kasvuun digitaalitekniikkaan.VLSI on paitsi lyhentää koko ja kustannukset, mutta myös lisääntynyt monimutkaisuus piireihin.Tämä on tuonut merkittäviä parannuksia suorituskykyyn.Nämä tyytyväinen parannukset ovat vaikuttaneet merkittävästi suorituskykyä / kustannukset etuja VLSI toteutettuja järjestelmiä.On kuitenkin mahdollisia ongelmia, jotka voivat hidastaa tehokasta käyttöä ja kasvua tulevaisuudessa VLSI tekniikkaa.Näistä on ongelma piirin testaus, josta tulee yhä vaikeammaksi kuin mittakaavassa integraation kasvaessa.
Koska korkea laite laskee ja rajoitettu input / output pääsy luonnehtivia VLSI piirit, tavanomaisten testausmenetelmät ovat usein tehottomia ja riittämättömiä VLSI piirejä.Automaattinen testikuva sukupolven sarja piirejä ei ole mahdollista jopa LSI piirejä.Siten,
suunnitteluvaatimukset testability tekniikoita, kuten serial scan on käytettävä, Kuten edellisessä luvussa.Mutta VLSI piirit, tällaisten tekniikoiden edelleen mukana suuria määriä testikuva sukupolven ja simulointi toimia, valtavia määriä testi panos / tuotos-tietoihin, ja liiallinen testaus kertaa.Siksi vaihtoehtoja testausmenetelmiä, jotka työllistävät testikuva sukupolven ja ulkoisesti sovelletaan testimallit on tärkeää jatkaa kasvua VLSI teollisuudelle.
Jotta tällainen vaihtoehto, seuraavat tavoitteet ovat toivottavia: korkea ja helposti todennettavissa vika kattavuus, vähintään testikuva sukupolven vähimmäisoikeudet, suorituskyvyn heikkeneminen, at-nopeuden testausta, lyhyen testauksen ajan, ja kohtuullisen laitteisto yleiskustannukset.Built-In Self-Test (bist) tarjoaa toteutettavissa ratkaisu edellä mainittuihin haasteisiin.Ensinnäkin bist merkittävästi vähentää off-siru viestintä voittamaan pullonkaula aiheuttamat rajalliset input / output pääsy.Lisäksi se poistaa suurimman osan testikuva sukupolven ja simulointi prosessi.Testaus aikaa voidaan lyhentää testaamalla useita yksiköitä samanaikaisesti läpi testin suunnittelu.Laitteet yleiskustannukset voidaan minimoida huolellisen suunnittelun ja jakamalla testi laitteisto.Lisätty jälkeen 1 minuuttia:The VLSI Testaus Problem
VLSI piirit on tunnusomaista korkea laite laskee, rajoitettu input / output (I / O) pääsy, ja juokseva käyttäytymistä.Nämä ominaisuudet ovat vastuussa vaikeudet testaus tällaisia piirejä.Korkea laite count monimutkaistaa testi sukupolven ja vikojen simulointi.Rajalliset I / O pääsy suuresti vähentää valvottavuudesta ja Seurattavuus on sisäinen piiri.Järjestysnumeroa käytös merkitsee suoriutuneen juokseva testikuva sukupolvelle.Automatisointi tällainen sarja testikuva sukupolvi on merkittävä ratkaisematta ongelma testauksen alalla.
High laite count on näkyvä piirre VLSI.Yleensä on VLSI siru sisältää satoja tuhansia laitteita.Syvästi submicron teknologioita, laite laskee painetaan reilusti yli miljoona markkaa.Tämä korkea laite count on välitön vaikutus testikuva sukupolven ja vikojen simulointi.Myös paljon yksinkertaisempi combinational piiri, on havaittu, että tietokone suorittaa aika tehdä testi sukupolven ja vikojen simulointi on noin suhteutettu määrä logiikka portit valta kolmen [Will82].Korkea laite count on myös vaikutuksia testikuva varastointi ja testaus aikaa.Kohtuullinen oletus on, että molemmat määrä testi vektorit ja leveys vektori on lineaarisesti verrannollinen piirin koosta.Siten, testaus ja testikuva varastointi ovat suhteellisia virtapiiriin kooltaan valtaa kaksi.
Kuva 7.1 Gate / Pin suhde kehittämistä viestintätekniikan
Limited I / O-pääsy, vaikka ei ehkä ole yhtä merkittävä kuin korkea laite laskee edelleen edistää testaus ongelmia.Seurausta rajoitettu I / O pääsy on alhainen testability kannalta molemmat valvottavuudesta ja Seurattavuus.The testability on siru voidaan karkeasti arvioitu sen gate-to-pin-suhde, eli suhde numero rajapintailmiöistä tapeilla ja määrä portit.Näin ollen tuotannon testit VLSI piirit on todennäköisesti vaikeaa heikkojen testability.Kuvio 6.1 osoittaa, että laite laskee, pin laskee, ja portti-to-pin suhdelukuja kehittämistä IC teknologiaa.Mitä suurempi suhde on alhaisempi testability tulee.
Sisäänrakennettu itse-testi (bist) vähentää merkittävästi off-siru viestintään accommodating testi sukupolven ja reagointisuunnitelmat arviointi laitteita mikrosirulle.Näin ollen rajoitettu I / O pääsyn este on helpotettu.Hyvin järjestetyt bist myös osioita, joissa palasiksi kohtuullisen kokoisia vähentää monimutkaisuutta testi sukupolven ja vikojen simulointi.Itse asiassa monet sisäänrakennettu itsetestaus lähestymistapoja välttää joko testikuva sukupolven,
vikatilanteiden simulointi, tai molemmat.On myös helpompi ajoittaa simultaanitulkkausta useiden estää käyttämällä bist kuin off-siru testaus, mikä vähentää testausta aikaa.Lisätty jälkeen 3 minuuttia:
Kuva 7.13 Cone Segmentointi varten pseudoexhaustive testaus
Tavoitteena on tuottaa pseudoexhaustive testi virtapiiriin kuvassa 7.13, voimme käyttää LFSR ja siirtyminen rekisteröityä kuvassa 7.14 [Barzilai 1983].Pituus LFSR on yleensä suurempi kuin koko suurin kartio.Yleensä vähintään kaksi siemenet ovat pakollisia.Määrä testimallit tuotti on lähellä minimaalinen, kun koko tähkistä on paljon pienempi kuin kokonaismäärä panoksia.Tällainen rakenne on minimaalinen laitteisto yleiskustannukset.Se on myös yhteensopiva DFT rakennetta.Jos LFSR on siirtää tila.Siemeniä voidaan sifted kautta scan ketjun.Lisäksi testin vastauksia muiden moduuli voidaan siirtynyt kompressointistandardi.Yksinkertainen tapa määrittää pituuden mukaan LFSR on tutkimalla span että kartiot.Pituus, LFSR on yhtä suurin span, oletan.Tämän seurauksena kaikki keilat kanssa span alle K on tyhjentävä malleja jos malleja sovelletaan.
Kuva 7.14 LFSR SR pseudoexhaustive testaus
Toinen lähestymistapa pseudoexhaustive testi on osio piirin avulla multiplexer kuvassa 7.15.Normaalissa tilassa, subcircuit testin hyväksyy normaalia tallentamaan tietoja.Kun olet bist tilassa, malli, jota LFSR toimitetaan sen subcircuit kautta multiplexer.Vastaukset pakattu allekirjoituksen analysaattorin.Vuonna seuraavassa osassa, meidän on yksityiskohtaisesti keskustella allekirjoitusta analysaattorit.Tällaisen mallin testin pituus on mahdollisimman pieni.Tullinpalautusjärjestelmää on laitteiston ilmajohtoihin korvaaminen kanavointilaitteet ja reititystä pinta-alan johto toimittaa testimallit.
Kuva 7.15 Pseudoexhaustive kautta multiplexer osioinnissa.
Pseudorandom Testaus
Pseudorandom testaus koskee tietty määrä satunnaisesti testimallit.Testi malleja sovelletaan täytä satunnaisuuden ominaisuuksia.Sarja sovelletaan joka on deterministisiä järjestyksessä.Vika kattavuus määräytyy testin pituus ja sisältö malli.Pistokokeista malleja, vika kattavuus vs testin pituus on tyypillinen eksponentiaalinen käyrä kuvassa 7.16.Kuten yksi tiedätte, enää testin pituus on,
sitä korkeampi vika kattavuus tulee.Teoriassa, se on loputon aika saavuttaa 100% vika kattavuutta.A Tarkempi analyysi on tehty Savir ja Bardell vuonna [Savir, Bardell 1994].Ei, testi pituus määräytyy seuraavan yhtälöt.
(7-4)
ja on ylempi ja alempi rajoissa testin pituus.on pelastautumisreitistä todennäköisyys kynnyksen.Se vastaa luottamuksen taso on vähintään.p on havaitsemis todennäköisyys kaikki viat.k määrä on vaikea havaita virheitä.Esimerkiksi P, on 0,001 ja k 10, testi pituus on välillä (920980, 921030).Jos k on 50, testi pituus tulee välillä (1081923, 1091973).Muu kuin testin pituus on satunnainen pattern resistenttejä viat, jota on vaikea testi pistokokein kaavaa.Esimerkiksi, stuck-at-0 johdu lisätoiminto saalingissa kuvassa 7.17 quires rakenteessa (111 1), että vian havaitsemista.Sen vuoksi sitä ei todennäköisesti havaita satunnaisia kuvioita.Satunnaisella pattern resistenttejä viat, tarvitsemme joitakin muutoksia, joilla parannetaan havaitsemis todennäköisyys.The testikuva sukupolven pseudorandom testaus on yksinkertaisin.Joko piirejä kuvassa 7.12 ja 7.14 on voitava luoda haluamasi mallit.[Savir 1984], [Williams 1985], [Wagner 1987].
Kuva 7.16 Vika kattavuus vs testin pituus pseudorandom testausta.
Kuva 7.17 Esimerkki satunnainen pattern resistenttejä viat
7.3.5 Painotettu Pseudorandom Testaus
Painotettu pseudorandom testaus sovelletaan pseudorandom malleja tiettyjen 0s ja 1s jakelu käsitellä satunnainen pattern resistenttejä viat.Se on hybridi tekniikan välillä pseudorandom testaus ja säilytä-mallin lähestymistapaa.Vuonna painotettu pseudorandom testaus, paino on valittava siten, että testimallit Kovien-to-detect viat ovat todennäköisesti esiintyy.Käytössä voi käyttää ohjelmistoja määrittää yhden tai useita painot perustuvat todennäköisyys analyysi kova-to-havaitsemaan viat.Esimerkiksi, jos paino on seudorandom mallia varten sa-0 vika kuvassa 7.13 on valittu 0.9, haluamasi kuvion (111 1) on todennäköisesti tapahtuu [Schnurmann 1975], [Chin 1984], ja [Wunderlich 1987].
The testikuva generaattori on painotettu pseudorandom testaus voidaan toteuttaa kahdella tavalla.Ensinnäkin se voidaan tuottaa jonka LFSR ja jotain logiikkaa portit kuvassa 7,18 (a).Kuten tiedämme, LFSR tuottaa mallin kanssa yhtäläinen todennäköisyys 1s ja 0s.Jos 3-panosta ja portti on käytetty, todennäköisyys 1s tulee 0.125.Jos 2-tulo-tai portti on käytössä, todennäköisyys tulee 0.75.Toiseksi,
hän voi käyttää cellura automaatit tuottamaan kuvioita haluamasi painot kuvassa 7,18 (b).Saat cellura automaatit, valinta ja järjestely seuraavaan valtion tehtävä, FCA, tuottaa malleja eri painoja.
Kuva 7.18 sukupolvi painotettujen pseudorandom malleja.
Test Strategies Vertailu
Kuten aiemmin mainittiin, näkökohtia käyttöönottokustannukset bist menetelmien vika kattavuus, laitteisto yläpuolella, testin ajan yläpuolella, ja suunnittelua vaivaa.Nämä neljä näkökohdat ovat erittäin monimutkainen suhde.Esimerkiksi kattava testi on suurin vika kattavuus kuitenkin testin aika voi olla hyvin pitkä.Pseudoexhaustive testi on hyvä kompromissi testin ajan ja testaa laitteiston yleiskustannukset.Kuitenkin suunnittelua vaivaa voi olla merkittävä.Taulukko 7.1 luetellaan ominaisuudet testin strategioita aiemmin mainittiin.Mitä vika kattavuus, kattava testi-ja pseudoexhaustive testi on korkein kattavuutta.Kun laitteisto yläpuolella, että pseudorandom testaus on alhaisin.Testiä varten aika-, varastointi-mallin lähestymistapa on lyhin testipäivämäärä aikaa.Vaikka pseudoexhaustive testi edellyttää merkityksellistäminen määrä suunnittelua vaivaa.
Taulukko 7.1 Vertailu eri strategioita.
Bist Response Compression ja analyysi
Vaste analysaattorin pakkaa hyvin pitkä testi vastauksista yhdeksi sana.Tällainen sana on sanottu allekirjoitusta.Allekirjoitus on sitten verrattuna prestored kultainen allekirjoitus saatu vika-free vastauksia käytetään samaa puristusmekanismi.Jos allekirjoitus on sama kuin kultainen kopioida, että leikkaus on katsottava vika-ilmaiseksi.Muutoin se on viallinen.Tässä luvussa olemme tutkii seuraavan vastauksen analyysimenetelmiä, jotka count siirtymämetalleilla count, oireyhtymä määrä, ja allekirjoitus analyysi.Kuten aiemmin mainittiin, on tallentaa-mallin lähestymistapa, joka varastoi testimallit ja vastauksia etukäteen.Vaste analyysi tehdään yksi yhteen-vertailun perusteella prestored vika-free vastauksia.Koska menetelmä on hyvin yksinkertainen, me ei keskustella sen enempää.
Compression on kuin toimihan kartta suuri panos tilaa (vastaus) laitetaan pieneen tuotannon tilaa (allekirjoitus).Se on N-to-1 kartoitus.Näin ollen virheellinen vastaus voi olla sama allekirjoitus vika-free yksi.Tällainen tilanne on tarkoitettu kuten aliakset.The aliakset todennäköisyys on mahdollista, että viallisen vastaus käsitellään tuottamukseen ilmaiseksi.Se määritellään seuraavasti.
(7-5)
The aliakset todennäköisyys on suuri näkökohdat vastauksena analyysi.Koska n-to-1 kartoitus omaisuutta pakkaussuhteen, on epätodennäköistä, tekemään diagnoosin jälkeen kompression.Siksi, diagnoosista resoluation on erittäin heikko jälkeen kompression.Sen lisäksi, että aliakset todennäköisyys, laitteisto yleiskustannusten ja laitteiston yhteensopivuus ovat myös tärkeitä asioita.Täällä laitteiston yhteensopivuus on tarkoitettu kuinka hyvin bist laitteisto voidaan sisällyttää Leikkaa tai DFT.
Ones Count
Ones count counts määrä kuin vuonna tuotoksen järjestyksessä.Siten, että allekirjoitus on määrä niitä.Se on intuitiivinen tapa pakata pitkä tuotos järjestyksessä yhdeksi sana.Kuva 7.19 osoittaa testin rakenne kuin laskea yhden ainoan tuotoksen CUT.Rakenteessa generaattori voidaan jokin tekniikka jaksossa 7.3.Kuva 7.19 osoittaa rakenteen yhden tuotoksen CUT.Monen tuotos ovat,
hän voi käyttää vastakanne kunkin tuotannon tai tehdä yksi lähtö kerrallaan, joilla on samat tulo järjestyksessä.The aliakset todennäköisyys on johdettu seuraavasti.Olkoon m testin pituus, r määrä niistä.The aliakset todennäköisyys näkyy seuraavasti.
(7-6)
Tässä yhteydessä nimittäjä on kokonaismäärä virheellinen tuotos sekvenssejä.Huomaa, että on koko joukko tuotos sekvenssejä ja vain yksi niistä on tuottamukseen ilmaiseksi.Osoittaja on kokonaismäärästä sekvenssejä että on r niistä, samoin kuin vika-free järjestyksessä.Edellä mainituista yhtälö, me tiedämme, että kun r on puolet m, aliakset todennäköisyys on suurin.Kun r = 0 tai r = m, aliakset todennäköisyys on 0.From pakkaussuhteen menetelmä, me tiedämme, että panos testisarja voidaan permuted muuttamatta laskea.
Kuva 7.19 Ones count kompression piirin rakenne
Siirtyminen Count
Siirtyminen count pakkaaminen on hyvin samankaltainen kuin count kompressiota.Sen sijaan counting määrä kuin se laskee määrä siirtymiä nollasta yhden ja / tai yksi nolla.Kuva 7.20 osoittaa piirin rakenne siirtymistä count.The aliakset todennäköisyys siirtymistä count kompression näkyy seuraavasti.
(7-7)
Samoin on nimittäjä on kokonaismäärästä tuotos järjestyksessä jos testi pituus on m.Osoittaja on määrä viallinen sekvenssejä että on r siirtymiä.Huomaa, että testin pituus m, on m-1transitions.Näin ollen on useita sekvenssejä että on r siirtymiä.Koska ensimmäinen tuotos voi olla joko yksi tai nolla, joten kokonaismäärä on kerrottava 2.Jälleen vain yksi niistä on tuottamukseen ilmaiseksi.
Samat kuin laskea, r = m / 2 on korkein aliakset todennäköisyydellä.Kuitenkin silloin, kun r = 0 tai r = m-1 ja aliakset todennäköisyys ei ole nolla On joka on myös hyvin lähellä nollaa.Poikkeaa niistä laskea, tuotantopanoksista sekvenssiä ei voida permuted.Jos permuted määrä, siirtymiä on muuttunut hyvin.Sen sijaan, voidaan uudelleen testisarja maksimoida tai minimoida siirtymisiä, joten pieni aliakset todennäköisyydellä.Huomaa, että jos kaikki testimallit tuotannon 0s sovelletaan ennen tuotannon 1, määrä siirtyminen on vain 1.Tämä johtaa siihen, että aliakset todennäköisyys on lähes nolla ja laitteiston overhead on myös pieni.Tässä vain yksi-bittinen laskuri on tarpeen.
Kuva 7.20 Siirtyminen count kompression piirin rakenne
Oireyhtymä Testaus
Oireyhtymä on määritelty todennäköisyys vanhojen tuotoksen järjestyksessä.Oireyhtymä on 1 / 8, joka 3-panosta ja portilla ja 7 / 8 on 3-tulo-tai portti, jos tulot on yhtäläinen todennäköisyys maita ja nollilla.Kuva 7.21 osoittaa bist piirin rakenne on oireyhtymä lasketa.Se on hyvin samankaltainen kuin count ja siirtymätalouden count.Eroja on, että lopullinen määrä on jaettuna malleja sovelletaan.Kaikkein erottaa piirre oireyhtymä testaus on, että oireyhtymä on riippumaton toteuttamisesta.On yksinomaan määräytyy sen tehtävän virtapiiri.
Kuva 7.21 oireyhtymä testaus piirin rakenne
Alunperin suunnittelu oireyhtymä testiä sovelletaan tyhjentävä malleja.Näin ollen syndrooma, jossa n on määrä tuotantopanoksia ja K on määrä minterms.A-piiri on oireyhtymä testable jos kaikki yhden juuttunut-at viat ovat oireyhtymä havaittavissa.Mielenkiintoinen osa oireyhtymä testaus on, että toiminta voidaan suunnitella niin, että oireyhtymä testable.On monia tutkimuksia on oireyhtymä testaus,
tutustu [Savir 1980] ja [Barzilai 1981] lisää yksityiskohtia.
Allekirjoitus Analysis
Allekirjoitus analyysi on kompression tekniikka perustuu LFSR keskusteltiin edellisessä jaksossa.Piiri rakenne allekirjoitus analyysi on kuvassa 7.22.Laskennallisesti tuotoksen järjestyksessä (polynomi) jaetaan Ominaistaajuuksien polynomi.Loput jakoa kutsutaan allekirjoitus.Esimerkki kuvassa 7.9 voidaan myös katsoa esimerkiksi allekirj analyysi.Panos järjestyksessä (110110110) on pakattu osaksi allekirjoitus (1101), loput.Jotta tuotos järjestyksessä pituus m, on yhteensä viallinen järjestyksessä.Oletetaan, että me edustamme Syöttöparametrin järjestyksessä P (x) kuin
P (x) = Q (x) G (x) R (x) (7 --
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Viileä" border="0" />G (x) on ominaisuus, polynomi, Q (x) on osamäärä ja R (x) on jäljellä tai allekirjoitus.Niille aliakset virheellinen järjestys, loput R (x) on sama kuin vika-free yksi.Koska P (x) on järjestyksessä m ja G (x) on järjestyksessä n, joten Q (x) on järjestyksessä mn.Näin ollen on mahdollista, Q (x) tai P (x).Yksi niistä on tuottamukseen ilmaiseksi.Näin ollen aliakset todennäköisyys näkyy seuraavasti.
(7-9)
Kuva 7.22 Allekirjoitus analyysi piirin rakenne
Kuva 7.23 MISR - multiple-input allekirjoitus rekisteri
Erilainen kuin aiemmat menetelmät, aliakset todennäköisyys allekirj analyysi on riippumaton testin vastauksia.The aliakset todennäköisyys voidaan vähentää lisätä pituus LFSR.Mukaan ominaisuudet polynomi alalla, allekirjoitus analyysi LFSR on seuraavat ominaisuudet.Ensinnäkin, An LFSR jolla on kaksi tai useampia nonzero ehdot tunnistaa yksittäinen vika.Toinen, joka LFSR kanssa primitiivinen ominaisuus polynomi havaitsee kaksinkertaista viat erotetaan alle kantoja.Kolmanneksi on LFSR kanssa havaitsee kaikki puhkeamispaineen virhe pituus on alle n.Kuva 7.22 osoittaa laitteiston rakenteen yhden tuotoksen LFSR.Monen tuotos piirejä, yksi ei tarvitse käyttää useita LFSRs tai pakata vastaukset lähtöaallonpituus yksi kerrallaan.Sen sijaan on multiple-input allekirjoitus rekisteriin tai MISR.Kuva 7.23 osoittaa piirin rakenne kahden MISRs perustuu LFSR kuvassa 7.3.Monen panos bittiä ovat ylhäältä että MISRs.MISR on samat ominaisuudet kuin LFSR single-input allekirjoitus analyysi.
7.4.5 Space Compression
Toistaiseksi olemme esittäneet monia tekniikoita compress pitkä testisarja yhdeksi sanan allekirjoituksen todentaminen.Tätä voidaan pitää pakkaaminen ajoissa verkkotunnuksen.Tässä haluamme keskustella tilaa kompressiota.Space pakkaaminen on tekniikka käsitellä piirien kanssa paljon lähtöihin.Jossa on paljon tuotoksia, ottaa allekirjoitus analyysin MISR esimerkiksi pituus, MISR on hyvin pitkä.Tämä johtaa siihen, että laitteisto ilmajohtoihin voi olla liian suuri.
Yksi voi käyttää XOR portit yhdistää kahden tai useamman tuotoksen nastat yhdeksi tuotos ennen kompressio.Minimoimiseksi aliakset todennäköisyys, virheiden valvonnan koodaustekniikoita voidaan käyttää.Kuva 7.24 osoittaa tilaa kompression käyttäen 16-bit SEC-DEC (yhden virheen korjaus ja kaksinkertaisen virheen havaitseminen)-koodi.Tässä 16-lähdöt ovat tiivistettyjä osaksi vain 5 lähtöihin.Yhdessä kompressio, arkkitehtuuri on kuvassa 7.25.Tässä, TC (kompressio) voi olla vaikka niin että LFSR tai MISR.
Kuva 7.24 Space kompression avulla 16 SEC-DEC koodi
Kuva 7.25 Avaruus ja kompressio arkkitehtuuri.
Bist Arkkitehtuuri
Kun kuvataan bist Fundamentals, tässä osiossa, se painopiste on bist arkkitehtuuri.Koska LFSR ja MISR ovat yhteensopivia scan DFT ja ovat ylivoimaisesti enemmän kuin mikään muu bist moduulit, me keskitytään niihin perustuvia tekniikoita LFSR, MISR ja skannata rekistereistä.Useimmat bist teniques liittyy perusoikeuksien kaupan välillä testiaikaa ja testaa laitteiston yleiskustannukset.Vuonna [Argrawal 1993], bist tekniikat luokitellaan kahteen ryhmään: testi-per-kellon ja testi-per-scan.Test-per-clock bist koskee testi vektoreiden ja kaappaa testin vastauksista onces jokaisen kellon jaksolla.Test-per-scan bist käyttää scan ketjut toimitusaikojen testi vektoreiden ja testi vastauksista, joten täydellisen testisykli on saman ajan kuin täydellisen scan ajan.Sen jälkeen välitasot, keskustelemme järjestysnumero ja yhdistelmä bist tekniikoita luokat testi-per-kellon ja testi-per-scan.
Combinational Test-Per-Kello bist
Perusrakenne
Kuva 7.12 osoittaa perusasetuksen rakenteiden testi-per-clock bist.Jokaisen testin kello, LFSR luo testi vektorin ja SA (MISR) pakkaa vastaus vektoria.Tällainen rakenne on kaikkein monipuolisin.Tämä tarkoittaa sitä voidaan käyttää tyhjentävä testin pseudoexhaustive testin pseudorandom testaus, ja paino pseudorandom testausta.On viimeinen, rakennetta, LFSR on korvattava laitteiston esitetty rakenne § 7.3.5.Tämä lähestymistapa, pituus, LFSR ja MISR on oltava sama kuin määrä panokset ja tuotokset, CUT.Näin ollen laitteiston yleiskustannukset voidaan execessive.Tekniikoita käyttää tällaista ratkaisuihin sisältyy keskitetty ja erillinen hallituksen tasolla (CSBL) bist vuonna [Benowitz 1975] ja sisäänrakennettu arviointi ja itse-testi (BEST) [Resnick 1983].Arkkitehtuuri molemmat menetelmät ovat kuvassa 7.26 ja kuvassa 7.27 vastaavasti.Huomaa, että molemmat CSBL bist ja BEST ehdotetaan combinational sekä järjestysnumero piirejä.
Kuva 7.26 CSBL bist arkkitehtuuri
Kuva 7.27 BEST bist arkkitehtuuri
CBIST
Concurrent bist (CBIST) kuvassa 7.28 on jälleen esimerkki siitä, testi-per-clock lähestymistapa [Saluja 1988].Saat samanaikainen osittain, vertailutehdas seurata normaalin toiminnan tietoja.Jos se on sama kuin kaava on LFSR, testi kello on rasti.Vaste on ruokittu ja MISR varten pakkaus-ja LFSR kehitetty yksi kellon ajan.Jos ei vastaa pitkän ajan kuluessa, LFSR tuottaa testi kello on rastittava kerran automaattisesti eteenpäin yhden testisykliä.Samalla järjestelmän kello pidä yhden kerran.
Kuva 7.28 CBIST arkkitehtuuri
LFSR SR
Kuva 7.29 osoittaa, arkkitehtuuri, joka käyttää LFSR ja skannata rekisteriin.Joka kerta, kun LFSR vuorossa on yhden bitin että scan rekisteri, testi mallia on sovellettu ja testin vastaus on pakattu.Tällainen rakenne, voimme minimoida laitteiston overhead on testikuva generaattori.Vaste kompressori pysyy samana.Yhdistämällä scan rekisteröityä LFSR, malli syntyy on sama omaisuus kuin LFSR käytetään.Testi strategioita, jotka voidaan ottaa käyttöön käyttämällä tällainen rakenne sisältää pseudoexhaustive (ks. kuva 7.14) ja pseudorandom.Keskitetty ja sulautetut bist (CEBS) on esimerkki tästä lähestymistavasta.
Kuva 7.29 LFSR SR rakenteen testi-per-clock lähestymistapaa.
Built-in Logic Block seurantaverkoston
Sisäistä logiikkaa estää havainnointi on hyvin tiedätte lähestymistapa Liukuhihnakäsittelyä arkkitehtuuri.The piirikaavio on Bilbo moduuli ja arkkitehtuurin käyttämällä BILBOs ovat kuvassa 7.30.The Bilbo on kaksi ohjaussignaaleja (B1 ja B2) on configurate yksi Bilbo estää osaksi siirtymistä rekisteristä, reset, MISR ja rinnan kuorman (normaali).The bist arkkitehtuurin käyttämällä Bilbo näkyy näytön oikeassa Kuva 7.30.Testiä varten C1, BILBO1 ja BILBO2 kokoonpano on MISR.Jos tarkastellaan BILBO1, C1-, ja BILBO2 vain, se on sama kokoonpano kuin kuvassa 7.12.Alkuperäiseen tilaan, BILBOs voidaan nollata jonka komentoa (01).Allekirjoittamisen BILBO2 voidaan siirtynyt pois asettamalla kaikki BILBOs osaksi siirtää rekisterin tila (00)-komentoa.Tällaisen Bilbo rakenne, useita moduuleja voidaan testata samanaikaisesti läpi huolellisesti ajoitustoiminto testi resursseja.[Koenemann 1979]
Kuva 7.30 Bilbo piirikaavio ja arkkitehtuuri
Test-Per-Scan bist
Perusrakenne
Test-per-scan lähestymistavan tavoitteena on vähentää laitteiston ilmajohtoihin mahdollisimman paljon.Sen sijaan, että käytettäisiin LFSR ja MISR jokaisen panos / tuotos-nastat, tämä lähestymistapa yhdistää LFSR / MISR kanssa siirtyminen rekisteristä minimoida laitteiston yleiskustannukset.Kuva 7.31 näyttää perustoiston piirin rakenne testi-per-scan bist.Vuonna bist tilassa LFSR tuottaa testi vektoreiden ja siirtynyt panoksista on CUT kautta scan rekisteriin.Samaan aikaan, vastaus on skannattu ja puristetuille jonka LFSR.Käytön vuoksi scan eteenpäin toimittamisesta testimallit ja vastauksia, testinopeudet on paljon hitaampaa kuin edellisenä lähestymistapaa.Kelloja tarvitaan testisykliä on maksimaalinen että scan vaiheissa panoksen ja tuotoksen scan rekistereistä.Kuuluvat myös tähän luokkaan sisältyy CEBS, LOCST ja Stump.Keskustelemme näistä yksityiskohtaisesti.
Kuva 7.31 Basic testi-per-scan rakenne
Keskitetty ja sulautetut bist arkkitehtuurin kanssa Boundary Scan (CEBS)
Keskitetty ja sulautetut bist arkkitehtuurin kanssa Boundary Scan l bist (CEBS) laajenee perusrakenne kuvassa 7.31 sisällyttää sisäinen scan ketjun skannauksen tiellä.The piirikaavio on kuvassa 7.31.Koemenetelmän on sama kuin perus yksi.Kuitenkin testin aika voi olla hyvin pitkä, koska niihin sisäinen scan ketjuja.Tällainen malli on hyvin sopusoinnussa scan DFT design.Aiheutuvien ylimääräisten kustannusten lisäksi myös skannata DFT on minimi.Näin ollen se on erityisen hyödyllinen piireihin täysin scan DFT. [Komanytsky 1982]
Kuva 7.32 CEBS arkkitehtuuri
Self-Testing käyttäminen MISR ja rinnakkaisliittymä SRSG (Stump)
Arkkitehtuuri itselaukaisimen käytetty MISR ja rinnakkaisia SRSG (Stump) [Bardell 1987] on kuvassa 7.33.Sen sijaan, että käytettäisiin vain yksi scan ketju, se käyttää useita scan ketjut minimoida testin ajan.Koska scan ketjut voi olla eripituisia, että LFSR runs N syklissä (pituus pisin scan ketjun) ladata kaikki ketjut.Jotta tällainen suunnittelu, sisäinen tyyppi LFSR on suositeltavin.Jos ulkoinen tyyppi on käytetty, ero kahden LFSR tuotos bittiä on vain ajan siirtämisestä.Näin ollen korrelaatio kahden scan ketjut voivat olla hyvin suuria.
Kuva 7.33 Stump Arkkitehtuuri
Sequential bist
The bist Edellä mainittuja tekniikoita joko keskittyä combinational piirejä tai käyttää scan ketjut muuttaa peräkkäinen piirin osaksi combinational testataan.Malli on sovellettu, on riippumaton testi vastauksia.Tässä haluamme keskustella tekniikoita, jotka kuuluvat sen sequentiality on piirin testin tilassa.Testi malleja sovelletaan ei ole vain funktiona testikuva generaattori.On myös määritettävä testin vastauksia.Koska vastauksia jaetaan sitten kuin testimallit, sitä kutsutaan myös pyöreä bist.
Sykliset Analysis Test System (CATS)
Sykliset analyysi testausjärjestelmään (CATS) on tyypillinen esimerkki kiertokirjeen bist.Arkkitehtuuri CATS on kuvassa 7.34.Testataan, lähdöt ovat syötetään takaisin panoksia suoraan.Vastauksissa käytetään testin vektori ilman muutoksia.Jos on enemmän panoksia kuin tuotokset, yksi ulostulo voi kuljettaa useita panoksia.Jos on enemmän tuotoksia kuin panoksia, voimme käyttää XOR portit tehdä tilaa kompression kuin kuvassa 7.24.Laitteiston overhead on hyvin alhainen.Kuitenkin vika kattavuus on piiri riippuvainen.The kierrätys testi vastauksista voi luoda vika rajauksella vaikutuksia.Huomaa, että vika rajauksella tästä eroaa aliakset keskusteltu aiemmin.Täällä viallinen ja vika-free-piirit ovat eri testimallit.[Burkness 1987]
Kuva 7.34 Sykliset analyysi testausjärjestelmään arkkitehtuuri
Satunnainen Test Data (TTK)
Satunnainen testaustiedot (TTK) muuntaa sisäiset flip-flops osaksi MISR.Piiri rakenne on esitetty kuvassa 7.35.Normaalissa tilassa, MISR on toiminut lukot.Koe-tilassa, se toimii MISR.Sekä sisäiset toimet ovat tiivistettyjä osaksi ja sisäisen testi vektorihyönteiset ovat peräisin sen MISR.TTK on voitava tehdä yksi testi per kellon ajan.Kuten verrattuna CATS, laitteiston overhead on huomattavasti suurempi.Koska laaja käyttö MISR, testi vastaukset ovat salattu ennen kuin niitä käytetään kuten testimallit.Näin ollen itse rajauksella todennäköisyys voidaan laskea.
Kuva 7.35 Satunnainen testaustiedot arkkitehtuuri
Samanaikaisia Self Test (SST)
Sen sijaan, että käytettäisiin MISR sisäistä muistia laitteissa, samanaikainen itse testi (SST) käyttö rakenne on yksinkertaisempi.Piiri rakenne SST vuonna bist tila on kuvassa 7.36.Testataan, sisäisen lukot saavat XOR on seurausta normaalista palautetta polku ja sisällön edellisen salpa.Tämä johtaa siihen, että sisältö on lukot ovat salattu edellisissä vaiheissa.Normaalin operatiivisen tilassa, XOR portit on poistettu käytöstä.[Dasgupta 1982].
Kuva 3.36 Samanaikaisia itse testi arkkitehtuuri
Bist jäsenneltyihin Circuits
Rakenteellinen suunnittelu tekniikat ovat avaimet korkea integrointi VLSI piirejä.Rakenteellinen piirit sisältävät lukea vain muistoja (ROM), random access memories (RAM), ohjelmoitava logiikka array (PLA), ja monia muita.Tässä osassa haluaisimme keskittyä Plas, koska ne ovat tiiviisti yhdessä logiikan piirejä.Vaikka muistot ovat yleensä luokitellaan eri luokkaan.Koska säännönmukaisuudesta rakenteen ja yksinkertaisuus suunnittelua, Plas ovat yleisesti käytetty digitaalisiin järjestelmiin.Plas ovat tehokkaan ja täytäntöönpanoa varten mielivaltainen logiikan, combinational tai peräkkäistä.Siksi tässä jaksossa,
haluaisimme keskustella bist varten Plas.
A PLA on käsitteellisesti kahden tason JA-tai rakennetta toteuttaminen Boolen funktio.Kuva 7.37 osoittaa, että yleiseen rakenteeseen, joka PLA.A PLA tyypillisesti koostuu kolmesta osasta, syöttö dekooderit AND lentokoneella, OR lentokoneella, ja tuotanto-puskuriin.Panos dekooderit ovat yleensä toteutetaan yhden-bittinen dekooderit, jotka tuottavat suoraa ja täydentää muodossa panoksia.AND tasossa käytetään tuottamaan kaikki tuotteen kannalta.OR plane summa tuotteen vaaditun ehdoin muodossa tuotoksen bittiä.Vuonna fyysistä toteutusta, ne pannaan täytäntöön kuten NAND-NAND-tai NOR-NOR rakennetta.
Kuva 7.37 Yleinen rakenne on PLA.
Kuten aiemmin vika malli osassa Plas on seuraavat viat, stuck-at viat, yhdyskäytävälausekkeita viat ja crosspoint virheisiinsä.Test sukupolven Plas on vaikeampaa kuin vastaava tavanomainen logiikkaa.Tämä johtuu siitä, että Plas on monimutkaisempi vika malleja.Lisäksi tyypillinen PLA voi olla jopa 50 inputs, 67 tuotantopanosten ja 190 tuotetta ehdot [Liu ja Saluja 198xxx].Toiminnallinen testaus Tällaisten Plas voi olla vaikea tehtävä.Plas sisältävät usein tahatonta ja tunnistamaton irtisanomisen, joka saattoi aiheuttaa vika rajauksella.Lisäksi, Plas ovat usein upotettu logiikan mikä testin soveltamiseen ja vastaus huomautuksen.
Therefore, many people proposed the use of BIST to handle the test of PLAs. So far, most PLAs in advanced microprocessors have BIST. Here, we would like to discuss some of them.
Yajima's PLA BIST
Yajima's scheme for the BIST of PLA is shown in Figure 7.38 [Yajima and Aramaki 1981]. Yahima s scheme has the following extra hardware for the BIST of PLAs. (1) A modified Augmented Decoder (AD) which activate one bit-line in the AND plane at a time. (2) A Product Term Shift Register (PSR) shifts 1 in it to activate one product line to test OR plane. (3) Four extra product lines in AND plane for the parity of the AND plane and the control of the test procedure. (4) An AND Parity Circuit checks the parity of the product terms when one bit-line in the AND plane is activated at a time. (5) Two extra line in OR plane for the parity and control of the OR plane testing. (6) An OR Parity Circuit checks the parity of the sum terms when product terms are activated one at a time by PSR. (7) A Feedback Value Generator generates necessary control signals to control the test procedure. The use of FVG is based on the concept of autonomous testing.
In Yajima s approach, the added hardware allows the PLA to activate one input bit-line at a time in the AND plane by AD in testing the AND plane. The result is verified by the AND Parity circuit. In testing the OR plane, one product term in activated at a time by PSR and the results are verified by the OR Parity Circuit. The correct parity is accomplished by the two extra lines, one in each plane. The autonomous control is achieved by the other extra lines. Yajima s approach is able to detect all stuck-at faults in AND/OR planes, extra lines, AND/OR parity circuits, AD, and PSR. It can also detect all crosspoint faults in AND/OR planes, original lines and extra lines. The limitation is that multiple faults coverage is not guaranteed and the EXOR trees in the parity circuits influence the testing speed.
Figure 7.38 Yajima's PLA BIST.
Daehn s PLA BIST
Daehn and Mucha proposed the BIST of PLA based on the use of BILBO [Daehn and Mcha 1981]. BILBOs are used for test pattern generation and and response analysis. Figure 7.39 shows the architecture of Daehn s approach. Here, BILBOs are inserted in between the interface of input decoder, AND plane, OR plane, and output buffers. When testing the AND plane, BILBO1 works as the test pattern generator and BILBO2 as the response analyzer. Instead of functioning as a pseudorandom pattern generator, BILBO1 shifts a 1 in the input bit lines to activate one bit line at a time (similar to Yajima s AD). While, BILBO2 is functioning as a MISR. For the OR plane testing, the situation is the same. This is a very simple approach as compare to the previous one. It achieves 100% coverage on single stuck-at faults and crosspoint faults. The most significant disadvantage is the area overhead of the BILBOs.
Figure 7.39 Daehn s PLA BIST
Liu s PLA BIST
Liu et.
al.
proposed the design which requires a rearrangement of the AND/OR plane on the basis of the number of crosspoints on the lines in the PLA [Liu 1987]. Figure 7.40 shows the architecture of Liu s scheme. Different from the above methods, only one bit line and one output line are activated in the testing of AND/OR plane. The extra line Z1 with all the connection to the AND plane product lines is responsible for detecting the cross point at the intersection of the bit line (activated by TPG1) and the product line (activated by TG2). If there is a crosspoint, then, Z1 will produces an one. The crosspoint counter (C1) will be increased by one. At the end of the testing, the count in C1 indicates the number of crosspoints in product lines and/or in the plane. Simiarly, the same procedure is done for the OR plane. Such a technique is able to detect all stuck-at faults and crosspoint faults.
Figure 7.40 Liu s PLA BIT.
BIST Applications
Manufactures are increasingly employing BIST in real products. Here, we offer several examples of such applications to illustrate the use of BIST in semiconductor, communications, and computer industrial.
Exhaustive Test in the Intel 80386 [Gelsinger 1987]
Intel 80386 has BIST logic for the exhaustive test of three control PLAs and three control ROM. For PLAs, the exhaustive patterns are generated by LFSRs embedded in the input registers. For ROMs, the patterns are generated by the microprogram counter which is part of the normal logic. The largest PLA has 19 input bits. Hence, the test length is 512K clock cycles. The test responses are compressed by MISRs at the outputs. The contents of MISRs are continuously shifted out to an LFSR. At the end of testing, the contents of LFSRs are compared.
Circular BIST in AT&T ASICs [Stroud 1988]
AT&T has employed a partial sequential approach using circuit BIST in seven ASICs. The goal was complete self-test except for I/O buffers and portions of the multiplexer logic on the inputs. AT&T s approach uses a module similar to BILBO. In addition, BIST is provided for the embedded RAMs. There are four ASICs has embedded RAM. The logic overhead is about 20% and the area overhead is 13%. The average fault coverage is 92%. The large overhead is due to the small size of the chip. AT&T has automated BIST design tools for standard cell design.
Pseudorandom Test in the IBM RISC/6000 [Ratiu and Bakoglu 1990] [Yen et.
al.
1995]
The RISC/6000 has extensive BIST structure to cover the entire system. In accord with their tradition, RISC/6000 has full serial scan. Hence, the BIST it uses is the pseudorandom testing in the form of STUMPS. For embedded RAMs, it performs self-test and delay testing. For the BIST, it has a on chip processor (COP) on each chip. In COP, there are an LFSR for pattern generation, a MISR for response compression, and a counter for address counting in RAM bist. The COP count for less than 3% of the chip area.
Instruction Cache BIST in Alpha AXP 21164 [Bhavsar and Edmondson 1994]
Alpha AXP 21164 is a super scalar implementation of Digital s Alpha AXP architecture. It has an 8 Kbyte direct mapped cache array. The cache is organized into several columns of by-1 RAM arrays stacked side by side to support a data channel each. Figure 7.41 shows the BiST/BiSr structure of the cache. It covers all three RAM arrays associated with the cache, namely, data, tag, and branch history table. The data paths here contains Fill Scan Path, Read Scan Path, Address Generator, Background Generator, and the Failing Row CAM. Before packaging, the BIST do a BIST first. The failing rows are stored in the
Figuer 7.41 Instruction Cache BiST/BiSR of AXP 21164
Failing ROW CAM. If the third row fails, the unrepariable cache flag is raised to abort the testing. The next step is the laser repair of the rows in the Failing ROW CAM. After repair, BIST runs again to verify.
Embedded Cache Memories BIST of MC68060 [Crouch et al. 1994]
MC68060 has two test approach for embedded memories. First it has adhoc direct memory access for manufacturing testing because it has the only memory approach that meets all the design goals. The adhoc direct memory acess uses additional logic to make address, data in, data out, and control line for each memory accessible through package pins. An additional set of control signals selects which memory is activated. The approach make each memory visible through the chip pins as though it is a stand-alone memory array. For the burn-in test, it builds the BIST hardware around the adhoc test logic. The two-scheme approach is used because it meets the burn-in requirements with little additional logic.
ALU Based Programmable MISR of MC68HC11 [Broseghini and Lenhert1993]
Broseghini and Lenhert implemented an ALU-Based self-test system on a MC68HC11 Family microcontroller. A fully programmable pseudorandom pattern generator and MISR are used to reduce test length and aliasing probabilities. They added microcodes to configure ALU into a LFSR or MISR. It transforms the adder into a LFSR by forcing the carry input to 0. With such a feature, the hardware overhead is minimized. The overhead is only 25% as compare to the implementation by dedicated hardware.
Very Large Scale Integration (VLSI) on ollut dramaattinen vaikutus kasvuun digitaalitekniikkaan.VLSI on paitsi lyhentää koko ja kustannukset, mutta myös lisääntynyt monimutkaisuus piireihin.Tämä on tuonut merkittäviä parannuksia suorituskykyyn.Nämä tyytyväinen parannukset ovat vaikuttaneet merkittävästi suorituskykyä / kustannukset etuja VLSI toteutettuja järjestelmiä.On kuitenkin mahdollisia ongelmia, jotka voivat hidastaa tehokasta käyttöä ja kasvua tulevaisuudessa VLSI tekniikkaa.Näistä on ongelma piirin testaus, josta tulee yhä vaikeammaksi kuin mittakaavassa integraation kasvaessa.
Koska korkea laite laskee ja rajoitettu input / output pääsy luonnehtivia VLSI piirit, tavanomaisten testausmenetelmät ovat usein tehottomia ja riittämättömiä VLSI piirejä.Automaattinen testikuva sukupolven sarja piirejä ei ole mahdollista jopa LSI piirejä.Siten,
suunnitteluvaatimukset testability tekniikoita, kuten serial scan on käytettävä, Kuten edellisessä luvussa.Mutta VLSI piirit, tällaisten tekniikoiden edelleen mukana suuria määriä testikuva sukupolven ja simulointi toimia, valtavia määriä testi panos / tuotos-tietoihin, ja liiallinen testaus kertaa.Siksi vaihtoehtoja testausmenetelmiä, jotka työllistävät testikuva sukupolven ja ulkoisesti sovelletaan testimallit on tärkeää jatkaa kasvua VLSI teollisuudelle.
Jotta tällainen vaihtoehto, seuraavat tavoitteet ovat toivottavia: korkea ja helposti todennettavissa vika kattavuus, vähintään testikuva sukupolven vähimmäisoikeudet, suorituskyvyn heikkeneminen, at-nopeuden testausta, lyhyen testauksen ajan, ja kohtuullisen laitteisto yleiskustannukset.Built-In Self-Test (bist) tarjoaa toteutettavissa ratkaisu edellä mainittuihin haasteisiin.Ensinnäkin bist merkittävästi vähentää off-siru viestintä voittamaan pullonkaula aiheuttamat rajalliset input / output pääsy.Lisäksi se poistaa suurimman osan testikuva sukupolven ja simulointi prosessi.Testaus aikaa voidaan lyhentää testaamalla useita yksiköitä samanaikaisesti läpi testin suunnittelu.Laitteet yleiskustannukset voidaan minimoida huolellisen suunnittelun ja jakamalla testi laitteisto.Lisätty jälkeen 1 minuuttia:The VLSI Testaus Problem
VLSI piirit on tunnusomaista korkea laite laskee, rajoitettu input / output (I / O) pääsy, ja juokseva käyttäytymistä.Nämä ominaisuudet ovat vastuussa vaikeudet testaus tällaisia piirejä.Korkea laite count monimutkaistaa testi sukupolven ja vikojen simulointi.Rajalliset I / O pääsy suuresti vähentää valvottavuudesta ja Seurattavuus on sisäinen piiri.Järjestysnumeroa käytös merkitsee suoriutuneen juokseva testikuva sukupolvelle.Automatisointi tällainen sarja testikuva sukupolvi on merkittävä ratkaisematta ongelma testauksen alalla.
High laite count on näkyvä piirre VLSI.Yleensä on VLSI siru sisältää satoja tuhansia laitteita.Syvästi submicron teknologioita, laite laskee painetaan reilusti yli miljoona markkaa.Tämä korkea laite count on välitön vaikutus testikuva sukupolven ja vikojen simulointi.Myös paljon yksinkertaisempi combinational piiri, on havaittu, että tietokone suorittaa aika tehdä testi sukupolven ja vikojen simulointi on noin suhteutettu määrä logiikka portit valta kolmen [Will82].Korkea laite count on myös vaikutuksia testikuva varastointi ja testaus aikaa.Kohtuullinen oletus on, että molemmat määrä testi vektorit ja leveys vektori on lineaarisesti verrannollinen piirin koosta.Siten, testaus ja testikuva varastointi ovat suhteellisia virtapiiriin kooltaan valtaa kaksi.
Kuva 7.1 Gate / Pin suhde kehittämistä viestintätekniikan
Limited I / O-pääsy, vaikka ei ehkä ole yhtä merkittävä kuin korkea laite laskee edelleen edistää testaus ongelmia.Seurausta rajoitettu I / O pääsy on alhainen testability kannalta molemmat valvottavuudesta ja Seurattavuus.The testability on siru voidaan karkeasti arvioitu sen gate-to-pin-suhde, eli suhde numero rajapintailmiöistä tapeilla ja määrä portit.Näin ollen tuotannon testit VLSI piirit on todennäköisesti vaikeaa heikkojen testability.Kuvio 6.1 osoittaa, että laite laskee, pin laskee, ja portti-to-pin suhdelukuja kehittämistä IC teknologiaa.Mitä suurempi suhde on alhaisempi testability tulee.
Sisäänrakennettu itse-testi (bist) vähentää merkittävästi off-siru viestintään accommodating testi sukupolven ja reagointisuunnitelmat arviointi laitteita mikrosirulle.Näin ollen rajoitettu I / O pääsyn este on helpotettu.Hyvin järjestetyt bist myös osioita, joissa palasiksi kohtuullisen kokoisia vähentää monimutkaisuutta testi sukupolven ja vikojen simulointi.Itse asiassa monet sisäänrakennettu itsetestaus lähestymistapoja välttää joko testikuva sukupolven,
vikatilanteiden simulointi, tai molemmat.On myös helpompi ajoittaa simultaanitulkkausta useiden estää käyttämällä bist kuin off-siru testaus, mikä vähentää testausta aikaa.Lisätty jälkeen 3 minuuttia:
Kuva 7.13 Cone Segmentointi varten pseudoexhaustive testaus
Tavoitteena on tuottaa pseudoexhaustive testi virtapiiriin kuvassa 7.13, voimme käyttää LFSR ja siirtyminen rekisteröityä kuvassa 7.14 [Barzilai 1983].Pituus LFSR on yleensä suurempi kuin koko suurin kartio.Yleensä vähintään kaksi siemenet ovat pakollisia.Määrä testimallit tuotti on lähellä minimaalinen, kun koko tähkistä on paljon pienempi kuin kokonaismäärä panoksia.Tällainen rakenne on minimaalinen laitteisto yleiskustannukset.Se on myös yhteensopiva DFT rakennetta.Jos LFSR on siirtää tila.Siemeniä voidaan sifted kautta scan ketjun.Lisäksi testin vastauksia muiden moduuli voidaan siirtynyt kompressointistandardi.Yksinkertainen tapa määrittää pituuden mukaan LFSR on tutkimalla span että kartiot.Pituus, LFSR on yhtä suurin span, oletan.Tämän seurauksena kaikki keilat kanssa span alle K on tyhjentävä malleja jos malleja sovelletaan.
Kuva 7.14 LFSR SR pseudoexhaustive testaus
Toinen lähestymistapa pseudoexhaustive testi on osio piirin avulla multiplexer kuvassa 7.15.Normaalissa tilassa, subcircuit testin hyväksyy normaalia tallentamaan tietoja.Kun olet bist tilassa, malli, jota LFSR toimitetaan sen subcircuit kautta multiplexer.Vastaukset pakattu allekirjoituksen analysaattorin.Vuonna seuraavassa osassa, meidän on yksityiskohtaisesti keskustella allekirjoitusta analysaattorit.Tällaisen mallin testin pituus on mahdollisimman pieni.Tullinpalautusjärjestelmää on laitteiston ilmajohtoihin korvaaminen kanavointilaitteet ja reititystä pinta-alan johto toimittaa testimallit.
Kuva 7.15 Pseudoexhaustive kautta multiplexer osioinnissa.
Pseudorandom Testaus
Pseudorandom testaus koskee tietty määrä satunnaisesti testimallit.Testi malleja sovelletaan täytä satunnaisuuden ominaisuuksia.Sarja sovelletaan joka on deterministisiä järjestyksessä.Vika kattavuus määräytyy testin pituus ja sisältö malli.Pistokokeista malleja, vika kattavuus vs testin pituus on tyypillinen eksponentiaalinen käyrä kuvassa 7.16.Kuten yksi tiedätte, enää testin pituus on,
sitä korkeampi vika kattavuus tulee.Teoriassa, se on loputon aika saavuttaa 100% vika kattavuutta.A Tarkempi analyysi on tehty Savir ja Bardell vuonna [Savir, Bardell 1994].Ei, testi pituus määräytyy seuraavan yhtälöt.
(7-4)
ja on ylempi ja alempi rajoissa testin pituus.on pelastautumisreitistä todennäköisyys kynnyksen.Se vastaa luottamuksen taso on vähintään.p on havaitsemis todennäköisyys kaikki viat.k määrä on vaikea havaita virheitä.Esimerkiksi P, on 0,001 ja k 10, testi pituus on välillä (920980, 921030).Jos k on 50, testi pituus tulee välillä (1081923, 1091973).Muu kuin testin pituus on satunnainen pattern resistenttejä viat, jota on vaikea testi pistokokein kaavaa.Esimerkiksi, stuck-at-0 johdu lisätoiminto saalingissa kuvassa 7.17 quires rakenteessa (111 1), että vian havaitsemista.Sen vuoksi sitä ei todennäköisesti havaita satunnaisia kuvioita.Satunnaisella pattern resistenttejä viat, tarvitsemme joitakin muutoksia, joilla parannetaan havaitsemis todennäköisyys.The testikuva sukupolven pseudorandom testaus on yksinkertaisin.Joko piirejä kuvassa 7.12 ja 7.14 on voitava luoda haluamasi mallit.[Savir 1984], [Williams 1985], [Wagner 1987].
Kuva 7.16 Vika kattavuus vs testin pituus pseudorandom testausta.
Kuva 7.17 Esimerkki satunnainen pattern resistenttejä viat
7.3.5 Painotettu Pseudorandom Testaus
Painotettu pseudorandom testaus sovelletaan pseudorandom malleja tiettyjen 0s ja 1s jakelu käsitellä satunnainen pattern resistenttejä viat.Se on hybridi tekniikan välillä pseudorandom testaus ja säilytä-mallin lähestymistapaa.Vuonna painotettu pseudorandom testaus, paino on valittava siten, että testimallit Kovien-to-detect viat ovat todennäköisesti esiintyy.Käytössä voi käyttää ohjelmistoja määrittää yhden tai useita painot perustuvat todennäköisyys analyysi kova-to-havaitsemaan viat.Esimerkiksi, jos paino on seudorandom mallia varten sa-0 vika kuvassa 7.13 on valittu 0.9, haluamasi kuvion (111 1) on todennäköisesti tapahtuu [Schnurmann 1975], [Chin 1984], ja [Wunderlich 1987].
The testikuva generaattori on painotettu pseudorandom testaus voidaan toteuttaa kahdella tavalla.Ensinnäkin se voidaan tuottaa jonka LFSR ja jotain logiikkaa portit kuvassa 7,18 (a).Kuten tiedämme, LFSR tuottaa mallin kanssa yhtäläinen todennäköisyys 1s ja 0s.Jos 3-panosta ja portti on käytetty, todennäköisyys 1s tulee 0.125.Jos 2-tulo-tai portti on käytössä, todennäköisyys tulee 0.75.Toiseksi,
hän voi käyttää cellura automaatit tuottamaan kuvioita haluamasi painot kuvassa 7,18 (b).Saat cellura automaatit, valinta ja järjestely seuraavaan valtion tehtävä, FCA, tuottaa malleja eri painoja.
Kuva 7.18 sukupolvi painotettujen pseudorandom malleja.
Test Strategies Vertailu
Kuten aiemmin mainittiin, näkökohtia käyttöönottokustannukset bist menetelmien vika kattavuus, laitteisto yläpuolella, testin ajan yläpuolella, ja suunnittelua vaivaa.Nämä neljä näkökohdat ovat erittäin monimutkainen suhde.Esimerkiksi kattava testi on suurin vika kattavuus kuitenkin testin aika voi olla hyvin pitkä.Pseudoexhaustive testi on hyvä kompromissi testin ajan ja testaa laitteiston yleiskustannukset.Kuitenkin suunnittelua vaivaa voi olla merkittävä.Taulukko 7.1 luetellaan ominaisuudet testin strategioita aiemmin mainittiin.Mitä vika kattavuus, kattava testi-ja pseudoexhaustive testi on korkein kattavuutta.Kun laitteisto yläpuolella, että pseudorandom testaus on alhaisin.Testiä varten aika-, varastointi-mallin lähestymistapa on lyhin testipäivämäärä aikaa.Vaikka pseudoexhaustive testi edellyttää merkityksellistäminen määrä suunnittelua vaivaa.
Taulukko 7.1 Vertailu eri strategioita.
Bist Response Compression ja analyysi
Vaste analysaattorin pakkaa hyvin pitkä testi vastauksista yhdeksi sana.Tällainen sana on sanottu allekirjoitusta.Allekirjoitus on sitten verrattuna prestored kultainen allekirjoitus saatu vika-free vastauksia käytetään samaa puristusmekanismi.Jos allekirjoitus on sama kuin kultainen kopioida, että leikkaus on katsottava vika-ilmaiseksi.Muutoin se on viallinen.Tässä luvussa olemme tutkii seuraavan vastauksen analyysimenetelmiä, jotka count siirtymämetalleilla count, oireyhtymä määrä, ja allekirjoitus analyysi.Kuten aiemmin mainittiin, on tallentaa-mallin lähestymistapa, joka varastoi testimallit ja vastauksia etukäteen.Vaste analyysi tehdään yksi yhteen-vertailun perusteella prestored vika-free vastauksia.Koska menetelmä on hyvin yksinkertainen, me ei keskustella sen enempää.
Compression on kuin toimihan kartta suuri panos tilaa (vastaus) laitetaan pieneen tuotannon tilaa (allekirjoitus).Se on N-to-1 kartoitus.Näin ollen virheellinen vastaus voi olla sama allekirjoitus vika-free yksi.Tällainen tilanne on tarkoitettu kuten aliakset.The aliakset todennäköisyys on mahdollista, että viallisen vastaus käsitellään tuottamukseen ilmaiseksi.Se määritellään seuraavasti.
(7-5)
The aliakset todennäköisyys on suuri näkökohdat vastauksena analyysi.Koska n-to-1 kartoitus omaisuutta pakkaussuhteen, on epätodennäköistä, tekemään diagnoosin jälkeen kompression.Siksi, diagnoosista resoluation on erittäin heikko jälkeen kompression.Sen lisäksi, että aliakset todennäköisyys, laitteisto yleiskustannusten ja laitteiston yhteensopivuus ovat myös tärkeitä asioita.Täällä laitteiston yhteensopivuus on tarkoitettu kuinka hyvin bist laitteisto voidaan sisällyttää Leikkaa tai DFT.
Ones Count
Ones count counts määrä kuin vuonna tuotoksen järjestyksessä.Siten, että allekirjoitus on määrä niitä.Se on intuitiivinen tapa pakata pitkä tuotos järjestyksessä yhdeksi sana.Kuva 7.19 osoittaa testin rakenne kuin laskea yhden ainoan tuotoksen CUT.Rakenteessa generaattori voidaan jokin tekniikka jaksossa 7.3.Kuva 7.19 osoittaa rakenteen yhden tuotoksen CUT.Monen tuotos ovat,
hän voi käyttää vastakanne kunkin tuotannon tai tehdä yksi lähtö kerrallaan, joilla on samat tulo järjestyksessä.The aliakset todennäköisyys on johdettu seuraavasti.Olkoon m testin pituus, r määrä niistä.The aliakset todennäköisyys näkyy seuraavasti.
(7-6)
Tässä yhteydessä nimittäjä on kokonaismäärä virheellinen tuotos sekvenssejä.Huomaa, että on koko joukko tuotos sekvenssejä ja vain yksi niistä on tuottamukseen ilmaiseksi.Osoittaja on kokonaismäärästä sekvenssejä että on r niistä, samoin kuin vika-free järjestyksessä.Edellä mainituista yhtälö, me tiedämme, että kun r on puolet m, aliakset todennäköisyys on suurin.Kun r = 0 tai r = m, aliakset todennäköisyys on 0.From pakkaussuhteen menetelmä, me tiedämme, että panos testisarja voidaan permuted muuttamatta laskea.
Kuva 7.19 Ones count kompression piirin rakenne
Siirtyminen Count
Siirtyminen count pakkaaminen on hyvin samankaltainen kuin count kompressiota.Sen sijaan counting määrä kuin se laskee määrä siirtymiä nollasta yhden ja / tai yksi nolla.Kuva 7.20 osoittaa piirin rakenne siirtymistä count.The aliakset todennäköisyys siirtymistä count kompression näkyy seuraavasti.
(7-7)
Samoin on nimittäjä on kokonaismäärästä tuotos järjestyksessä jos testi pituus on m.Osoittaja on määrä viallinen sekvenssejä että on r siirtymiä.Huomaa, että testin pituus m, on m-1transitions.Näin ollen on useita sekvenssejä että on r siirtymiä.Koska ensimmäinen tuotos voi olla joko yksi tai nolla, joten kokonaismäärä on kerrottava 2.Jälleen vain yksi niistä on tuottamukseen ilmaiseksi.
Samat kuin laskea, r = m / 2 on korkein aliakset todennäköisyydellä.Kuitenkin silloin, kun r = 0 tai r = m-1 ja aliakset todennäköisyys ei ole nolla On joka on myös hyvin lähellä nollaa.Poikkeaa niistä laskea, tuotantopanoksista sekvenssiä ei voida permuted.Jos permuted määrä, siirtymiä on muuttunut hyvin.Sen sijaan, voidaan uudelleen testisarja maksimoida tai minimoida siirtymisiä, joten pieni aliakset todennäköisyydellä.Huomaa, että jos kaikki testimallit tuotannon 0s sovelletaan ennen tuotannon 1, määrä siirtyminen on vain 1.Tämä johtaa siihen, että aliakset todennäköisyys on lähes nolla ja laitteiston overhead on myös pieni.Tässä vain yksi-bittinen laskuri on tarpeen.
Kuva 7.20 Siirtyminen count kompression piirin rakenne
Oireyhtymä Testaus
Oireyhtymä on määritelty todennäköisyys vanhojen tuotoksen järjestyksessä.Oireyhtymä on 1 / 8, joka 3-panosta ja portilla ja 7 / 8 on 3-tulo-tai portti, jos tulot on yhtäläinen todennäköisyys maita ja nollilla.Kuva 7.21 osoittaa bist piirin rakenne on oireyhtymä lasketa.Se on hyvin samankaltainen kuin count ja siirtymätalouden count.Eroja on, että lopullinen määrä on jaettuna malleja sovelletaan.Kaikkein erottaa piirre oireyhtymä testaus on, että oireyhtymä on riippumaton toteuttamisesta.On yksinomaan määräytyy sen tehtävän virtapiiri.
Kuva 7.21 oireyhtymä testaus piirin rakenne
Alunperin suunnittelu oireyhtymä testiä sovelletaan tyhjentävä malleja.Näin ollen syndrooma, jossa n on määrä tuotantopanoksia ja K on määrä minterms.A-piiri on oireyhtymä testable jos kaikki yhden juuttunut-at viat ovat oireyhtymä havaittavissa.Mielenkiintoinen osa oireyhtymä testaus on, että toiminta voidaan suunnitella niin, että oireyhtymä testable.On monia tutkimuksia on oireyhtymä testaus,
tutustu [Savir 1980] ja [Barzilai 1981] lisää yksityiskohtia.
Allekirjoitus Analysis
Allekirjoitus analyysi on kompression tekniikka perustuu LFSR keskusteltiin edellisessä jaksossa.Piiri rakenne allekirjoitus analyysi on kuvassa 7.22.Laskennallisesti tuotoksen järjestyksessä (polynomi) jaetaan Ominaistaajuuksien polynomi.Loput jakoa kutsutaan allekirjoitus.Esimerkki kuvassa 7.9 voidaan myös katsoa esimerkiksi allekirj analyysi.Panos järjestyksessä (110110110) on pakattu osaksi allekirjoitus (1101), loput.Jotta tuotos järjestyksessä pituus m, on yhteensä viallinen järjestyksessä.Oletetaan, että me edustamme Syöttöparametrin järjestyksessä P (x) kuin
P (x) = Q (x) G (x) R (x) (7 --
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Viileä" border="0" />G (x) on ominaisuus, polynomi, Q (x) on osamäärä ja R (x) on jäljellä tai allekirjoitus.Niille aliakset virheellinen järjestys, loput R (x) on sama kuin vika-free yksi.Koska P (x) on järjestyksessä m ja G (x) on järjestyksessä n, joten Q (x) on järjestyksessä mn.Näin ollen on mahdollista, Q (x) tai P (x).Yksi niistä on tuottamukseen ilmaiseksi.Näin ollen aliakset todennäköisyys näkyy seuraavasti.
(7-9)
Kuva 7.22 Allekirjoitus analyysi piirin rakenne
Kuva 7.23 MISR - multiple-input allekirjoitus rekisteri
Erilainen kuin aiemmat menetelmät, aliakset todennäköisyys allekirj analyysi on riippumaton testin vastauksia.The aliakset todennäköisyys voidaan vähentää lisätä pituus LFSR.Mukaan ominaisuudet polynomi alalla, allekirjoitus analyysi LFSR on seuraavat ominaisuudet.Ensinnäkin, An LFSR jolla on kaksi tai useampia nonzero ehdot tunnistaa yksittäinen vika.Toinen, joka LFSR kanssa primitiivinen ominaisuus polynomi havaitsee kaksinkertaista viat erotetaan alle kantoja.Kolmanneksi on LFSR kanssa havaitsee kaikki puhkeamispaineen virhe pituus on alle n.Kuva 7.22 osoittaa laitteiston rakenteen yhden tuotoksen LFSR.Monen tuotos piirejä, yksi ei tarvitse käyttää useita LFSRs tai pakata vastaukset lähtöaallonpituus yksi kerrallaan.Sen sijaan on multiple-input allekirjoitus rekisteriin tai MISR.Kuva 7.23 osoittaa piirin rakenne kahden MISRs perustuu LFSR kuvassa 7.3.Monen panos bittiä ovat ylhäältä että MISRs.MISR on samat ominaisuudet kuin LFSR single-input allekirjoitus analyysi.
7.4.5 Space Compression
Toistaiseksi olemme esittäneet monia tekniikoita compress pitkä testisarja yhdeksi sanan allekirjoituksen todentaminen.Tätä voidaan pitää pakkaaminen ajoissa verkkotunnuksen.Tässä haluamme keskustella tilaa kompressiota.Space pakkaaminen on tekniikka käsitellä piirien kanssa paljon lähtöihin.Jossa on paljon tuotoksia, ottaa allekirjoitus analyysin MISR esimerkiksi pituus, MISR on hyvin pitkä.Tämä johtaa siihen, että laitteisto ilmajohtoihin voi olla liian suuri.
Yksi voi käyttää XOR portit yhdistää kahden tai useamman tuotoksen nastat yhdeksi tuotos ennen kompressio.Minimoimiseksi aliakset todennäköisyys, virheiden valvonnan koodaustekniikoita voidaan käyttää.Kuva 7.24 osoittaa tilaa kompression käyttäen 16-bit SEC-DEC (yhden virheen korjaus ja kaksinkertaisen virheen havaitseminen)-koodi.Tässä 16-lähdöt ovat tiivistettyjä osaksi vain 5 lähtöihin.Yhdessä kompressio, arkkitehtuuri on kuvassa 7.25.Tässä, TC (kompressio) voi olla vaikka niin että LFSR tai MISR.
Kuva 7.24 Space kompression avulla 16 SEC-DEC koodi
Kuva 7.25 Avaruus ja kompressio arkkitehtuuri.
Bist Arkkitehtuuri
Kun kuvataan bist Fundamentals, tässä osiossa, se painopiste on bist arkkitehtuuri.Koska LFSR ja MISR ovat yhteensopivia scan DFT ja ovat ylivoimaisesti enemmän kuin mikään muu bist moduulit, me keskitytään niihin perustuvia tekniikoita LFSR, MISR ja skannata rekistereistä.Useimmat bist teniques liittyy perusoikeuksien kaupan välillä testiaikaa ja testaa laitteiston yleiskustannukset.Vuonna [Argrawal 1993], bist tekniikat luokitellaan kahteen ryhmään: testi-per-kellon ja testi-per-scan.Test-per-clock bist koskee testi vektoreiden ja kaappaa testin vastauksista onces jokaisen kellon jaksolla.Test-per-scan bist käyttää scan ketjut toimitusaikojen testi vektoreiden ja testi vastauksista, joten täydellisen testisykli on saman ajan kuin täydellisen scan ajan.Sen jälkeen välitasot, keskustelemme järjestysnumero ja yhdistelmä bist tekniikoita luokat testi-per-kellon ja testi-per-scan.
Combinational Test-Per-Kello bist
Perusrakenne
Kuva 7.12 osoittaa perusasetuksen rakenteiden testi-per-clock bist.Jokaisen testin kello, LFSR luo testi vektorin ja SA (MISR) pakkaa vastaus vektoria.Tällainen rakenne on kaikkein monipuolisin.Tämä tarkoittaa sitä voidaan käyttää tyhjentävä testin pseudoexhaustive testin pseudorandom testaus, ja paino pseudorandom testausta.On viimeinen, rakennetta, LFSR on korvattava laitteiston esitetty rakenne § 7.3.5.Tämä lähestymistapa, pituus, LFSR ja MISR on oltava sama kuin määrä panokset ja tuotokset, CUT.Näin ollen laitteiston yleiskustannukset voidaan execessive.Tekniikoita käyttää tällaista ratkaisuihin sisältyy keskitetty ja erillinen hallituksen tasolla (CSBL) bist vuonna [Benowitz 1975] ja sisäänrakennettu arviointi ja itse-testi (BEST) [Resnick 1983].Arkkitehtuuri molemmat menetelmät ovat kuvassa 7.26 ja kuvassa 7.27 vastaavasti.Huomaa, että molemmat CSBL bist ja BEST ehdotetaan combinational sekä järjestysnumero piirejä.
Kuva 7.26 CSBL bist arkkitehtuuri
Kuva 7.27 BEST bist arkkitehtuuri
CBIST
Concurrent bist (CBIST) kuvassa 7.28 on jälleen esimerkki siitä, testi-per-clock lähestymistapa [Saluja 1988].Saat samanaikainen osittain, vertailutehdas seurata normaalin toiminnan tietoja.Jos se on sama kuin kaava on LFSR, testi kello on rasti.Vaste on ruokittu ja MISR varten pakkaus-ja LFSR kehitetty yksi kellon ajan.Jos ei vastaa pitkän ajan kuluessa, LFSR tuottaa testi kello on rastittava kerran automaattisesti eteenpäin yhden testisykliä.Samalla järjestelmän kello pidä yhden kerran.
Kuva 7.28 CBIST arkkitehtuuri
LFSR SR
Kuva 7.29 osoittaa, arkkitehtuuri, joka käyttää LFSR ja skannata rekisteriin.Joka kerta, kun LFSR vuorossa on yhden bitin että scan rekisteri, testi mallia on sovellettu ja testin vastaus on pakattu.Tällainen rakenne, voimme minimoida laitteiston overhead on testikuva generaattori.Vaste kompressori pysyy samana.Yhdistämällä scan rekisteröityä LFSR, malli syntyy on sama omaisuus kuin LFSR käytetään.Testi strategioita, jotka voidaan ottaa käyttöön käyttämällä tällainen rakenne sisältää pseudoexhaustive (ks. kuva 7.14) ja pseudorandom.Keskitetty ja sulautetut bist (CEBS) on esimerkki tästä lähestymistavasta.
Kuva 7.29 LFSR SR rakenteen testi-per-clock lähestymistapaa.
Built-in Logic Block seurantaverkoston
Sisäistä logiikkaa estää havainnointi on hyvin tiedätte lähestymistapa Liukuhihnakäsittelyä arkkitehtuuri.The piirikaavio on Bilbo moduuli ja arkkitehtuurin käyttämällä BILBOs ovat kuvassa 7.30.The Bilbo on kaksi ohjaussignaaleja (B1 ja B2) on configurate yksi Bilbo estää osaksi siirtymistä rekisteristä, reset, MISR ja rinnan kuorman (normaali).The bist arkkitehtuurin käyttämällä Bilbo näkyy näytön oikeassa Kuva 7.30.Testiä varten C1, BILBO1 ja BILBO2 kokoonpano on MISR.Jos tarkastellaan BILBO1, C1-, ja BILBO2 vain, se on sama kokoonpano kuin kuvassa 7.12.Alkuperäiseen tilaan, BILBOs voidaan nollata jonka komentoa (01).Allekirjoittamisen BILBO2 voidaan siirtynyt pois asettamalla kaikki BILBOs osaksi siirtää rekisterin tila (00)-komentoa.Tällaisen Bilbo rakenne, useita moduuleja voidaan testata samanaikaisesti läpi huolellisesti ajoitustoiminto testi resursseja.[Koenemann 1979]
Kuva 7.30 Bilbo piirikaavio ja arkkitehtuuri
Test-Per-Scan bist
Perusrakenne
Test-per-scan lähestymistavan tavoitteena on vähentää laitteiston ilmajohtoihin mahdollisimman paljon.Sen sijaan, että käytettäisiin LFSR ja MISR jokaisen panos / tuotos-nastat, tämä lähestymistapa yhdistää LFSR / MISR kanssa siirtyminen rekisteristä minimoida laitteiston yleiskustannukset.Kuva 7.31 näyttää perustoiston piirin rakenne testi-per-scan bist.Vuonna bist tilassa LFSR tuottaa testi vektoreiden ja siirtynyt panoksista on CUT kautta scan rekisteriin.Samaan aikaan, vastaus on skannattu ja puristetuille jonka LFSR.Käytön vuoksi scan eteenpäin toimittamisesta testimallit ja vastauksia, testinopeudet on paljon hitaampaa kuin edellisenä lähestymistapaa.Kelloja tarvitaan testisykliä on maksimaalinen että scan vaiheissa panoksen ja tuotoksen scan rekistereistä.Kuuluvat myös tähän luokkaan sisältyy CEBS, LOCST ja Stump.Keskustelemme näistä yksityiskohtaisesti.
Kuva 7.31 Basic testi-per-scan rakenne
Keskitetty ja sulautetut bist arkkitehtuurin kanssa Boundary Scan (CEBS)
Keskitetty ja sulautetut bist arkkitehtuurin kanssa Boundary Scan l bist (CEBS) laajenee perusrakenne kuvassa 7.31 sisällyttää sisäinen scan ketjun skannauksen tiellä.The piirikaavio on kuvassa 7.31.Koemenetelmän on sama kuin perus yksi.Kuitenkin testin aika voi olla hyvin pitkä, koska niihin sisäinen scan ketjuja.Tällainen malli on hyvin sopusoinnussa scan DFT design.Aiheutuvien ylimääräisten kustannusten lisäksi myös skannata DFT on minimi.Näin ollen se on erityisen hyödyllinen piireihin täysin scan DFT. [Komanytsky 1982]
Kuva 7.32 CEBS arkkitehtuuri
Self-Testing käyttäminen MISR ja rinnakkaisliittymä SRSG (Stump)
Arkkitehtuuri itselaukaisimen käytetty MISR ja rinnakkaisia SRSG (Stump) [Bardell 1987] on kuvassa 7.33.Sen sijaan, että käytettäisiin vain yksi scan ketju, se käyttää useita scan ketjut minimoida testin ajan.Koska scan ketjut voi olla eripituisia, että LFSR runs N syklissä (pituus pisin scan ketjun) ladata kaikki ketjut.Jotta tällainen suunnittelu, sisäinen tyyppi LFSR on suositeltavin.Jos ulkoinen tyyppi on käytetty, ero kahden LFSR tuotos bittiä on vain ajan siirtämisestä.Näin ollen korrelaatio kahden scan ketjut voivat olla hyvin suuria.
Kuva 7.33 Stump Arkkitehtuuri
Sequential bist
The bist Edellä mainittuja tekniikoita joko keskittyä combinational piirejä tai käyttää scan ketjut muuttaa peräkkäinen piirin osaksi combinational testataan.Malli on sovellettu, on riippumaton testi vastauksia.Tässä haluamme keskustella tekniikoita, jotka kuuluvat sen sequentiality on piirin testin tilassa.Testi malleja sovelletaan ei ole vain funktiona testikuva generaattori.On myös määritettävä testin vastauksia.Koska vastauksia jaetaan sitten kuin testimallit, sitä kutsutaan myös pyöreä bist.
Sykliset Analysis Test System (CATS)
Sykliset analyysi testausjärjestelmään (CATS) on tyypillinen esimerkki kiertokirjeen bist.Arkkitehtuuri CATS on kuvassa 7.34.Testataan, lähdöt ovat syötetään takaisin panoksia suoraan.Vastauksissa käytetään testin vektori ilman muutoksia.Jos on enemmän panoksia kuin tuotokset, yksi ulostulo voi kuljettaa useita panoksia.Jos on enemmän tuotoksia kuin panoksia, voimme käyttää XOR portit tehdä tilaa kompression kuin kuvassa 7.24.Laitteiston overhead on hyvin alhainen.Kuitenkin vika kattavuus on piiri riippuvainen.The kierrätys testi vastauksista voi luoda vika rajauksella vaikutuksia.Huomaa, että vika rajauksella tästä eroaa aliakset keskusteltu aiemmin.Täällä viallinen ja vika-free-piirit ovat eri testimallit.[Burkness 1987]
Kuva 7.34 Sykliset analyysi testausjärjestelmään arkkitehtuuri
Satunnainen Test Data (TTK)
Satunnainen testaustiedot (TTK) muuntaa sisäiset flip-flops osaksi MISR.Piiri rakenne on esitetty kuvassa 7.35.Normaalissa tilassa, MISR on toiminut lukot.Koe-tilassa, se toimii MISR.Sekä sisäiset toimet ovat tiivistettyjä osaksi ja sisäisen testi vektorihyönteiset ovat peräisin sen MISR.TTK on voitava tehdä yksi testi per kellon ajan.Kuten verrattuna CATS, laitteiston overhead on huomattavasti suurempi.Koska laaja käyttö MISR, testi vastaukset ovat salattu ennen kuin niitä käytetään kuten testimallit.Näin ollen itse rajauksella todennäköisyys voidaan laskea.
Kuva 7.35 Satunnainen testaustiedot arkkitehtuuri
Samanaikaisia Self Test (SST)
Sen sijaan, että käytettäisiin MISR sisäistä muistia laitteissa, samanaikainen itse testi (SST) käyttö rakenne on yksinkertaisempi.Piiri rakenne SST vuonna bist tila on kuvassa 7.36.Testataan, sisäisen lukot saavat XOR on seurausta normaalista palautetta polku ja sisällön edellisen salpa.Tämä johtaa siihen, että sisältö on lukot ovat salattu edellisissä vaiheissa.Normaalin operatiivisen tilassa, XOR portit on poistettu käytöstä.[Dasgupta 1982].
Kuva 3.36 Samanaikaisia itse testi arkkitehtuuri
Bist jäsenneltyihin Circuits
Rakenteellinen suunnittelu tekniikat ovat avaimet korkea integrointi VLSI piirejä.Rakenteellinen piirit sisältävät lukea vain muistoja (ROM), random access memories (RAM), ohjelmoitava logiikka array (PLA), ja monia muita.Tässä osassa haluaisimme keskittyä Plas, koska ne ovat tiiviisti yhdessä logiikan piirejä.Vaikka muistot ovat yleensä luokitellaan eri luokkaan.Koska säännönmukaisuudesta rakenteen ja yksinkertaisuus suunnittelua, Plas ovat yleisesti käytetty digitaalisiin järjestelmiin.Plas ovat tehokkaan ja täytäntöönpanoa varten mielivaltainen logiikan, combinational tai peräkkäistä.Siksi tässä jaksossa,
haluaisimme keskustella bist varten Plas.
A PLA on käsitteellisesti kahden tason JA-tai rakennetta toteuttaminen Boolen funktio.Kuva 7.37 osoittaa, että yleiseen rakenteeseen, joka PLA.A PLA tyypillisesti koostuu kolmesta osasta, syöttö dekooderit AND lentokoneella, OR lentokoneella, ja tuotanto-puskuriin.Panos dekooderit ovat yleensä toteutetaan yhden-bittinen dekooderit, jotka tuottavat suoraa ja täydentää muodossa panoksia.AND tasossa käytetään tuottamaan kaikki tuotteen kannalta.OR plane summa tuotteen vaaditun ehdoin muodossa tuotoksen bittiä.Vuonna fyysistä toteutusta, ne pannaan täytäntöön kuten NAND-NAND-tai NOR-NOR rakennetta.
Kuva 7.37 Yleinen rakenne on PLA.
Kuten aiemmin vika malli osassa Plas on seuraavat viat, stuck-at viat, yhdyskäytävälausekkeita viat ja crosspoint virheisiinsä.Test sukupolven Plas on vaikeampaa kuin vastaava tavanomainen logiikkaa.Tämä johtuu siitä, että Plas on monimutkaisempi vika malleja.Lisäksi tyypillinen PLA voi olla jopa 50 inputs, 67 tuotantopanosten ja 190 tuotetta ehdot [Liu ja Saluja 198xxx].Toiminnallinen testaus Tällaisten Plas voi olla vaikea tehtävä.Plas sisältävät usein tahatonta ja tunnistamaton irtisanomisen, joka saattoi aiheuttaa vika rajauksella.Lisäksi, Plas ovat usein upotettu logiikan mikä testin soveltamiseen ja vastaus huomautuksen.
Therefore, many people proposed the use of BIST to handle the test of PLAs. So far, most PLAs in advanced microprocessors have BIST. Here, we would like to discuss some of them.
Yajima's PLA BIST
Yajima's scheme for the BIST of PLA is shown in Figure 7.38 [Yajima and Aramaki 1981]. Yahima s scheme has the following extra hardware for the BIST of PLAs. (1) A modified Augmented Decoder (AD) which activate one bit-line in the AND plane at a time. (2) A Product Term Shift Register (PSR) shifts 1 in it to activate one product line to test OR plane. (3) Four extra product lines in AND plane for the parity of the AND plane and the control of the test procedure. (4) An AND Parity Circuit checks the parity of the product terms when one bit-line in the AND plane is activated at a time. (5) Two extra line in OR plane for the parity and control of the OR plane testing. (6) An OR Parity Circuit checks the parity of the sum terms when product terms are activated one at a time by PSR. (7) A Feedback Value Generator generates necessary control signals to control the test procedure. The use of FVG is based on the concept of autonomous testing.
In Yajima s approach, the added hardware allows the PLA to activate one input bit-line at a time in the AND plane by AD in testing the AND plane. The result is verified by the AND Parity circuit. In testing the OR plane, one product term in activated at a time by PSR and the results are verified by the OR Parity Circuit. The correct parity is accomplished by the two extra lines, one in each plane. The autonomous control is achieved by the other extra lines. Yajima s approach is able to detect all stuck-at faults in AND/OR planes, extra lines, AND/OR parity circuits, AD, and PSR. It can also detect all crosspoint faults in AND/OR planes, original lines and extra lines. The limitation is that multiple faults coverage is not guaranteed and the EXOR trees in the parity circuits influence the testing speed.
Figure 7.38 Yajima's PLA BIST.
Daehn s PLA BIST
Daehn and Mucha proposed the BIST of PLA based on the use of BILBO [Daehn and Mcha 1981]. BILBOs are used for test pattern generation and and response analysis. Figure 7.39 shows the architecture of Daehn s approach. Here, BILBOs are inserted in between the interface of input decoder, AND plane, OR plane, and output buffers. When testing the AND plane, BILBO1 works as the test pattern generator and BILBO2 as the response analyzer. Instead of functioning as a pseudorandom pattern generator, BILBO1 shifts a 1 in the input bit lines to activate one bit line at a time (similar to Yajima s AD). While, BILBO2 is functioning as a MISR. For the OR plane testing, the situation is the same. This is a very simple approach as compare to the previous one. It achieves 100% coverage on single stuck-at faults and crosspoint faults. The most significant disadvantage is the area overhead of the BILBOs.
Figure 7.39 Daehn s PLA BIST
Liu s PLA BIST
Liu et.
al.
proposed the design which requires a rearrangement of the AND/OR plane on the basis of the number of crosspoints on the lines in the PLA [Liu 1987]. Figure 7.40 shows the architecture of Liu s scheme. Different from the above methods, only one bit line and one output line are activated in the testing of AND/OR plane. The extra line Z1 with all the connection to the AND plane product lines is responsible for detecting the cross point at the intersection of the bit line (activated by TPG1) and the product line (activated by TG2). If there is a crosspoint, then, Z1 will produces an one. The crosspoint counter (C1) will be increased by one. At the end of the testing, the count in C1 indicates the number of crosspoints in product lines and/or in the plane. Simiarly, the same procedure is done for the OR plane. Such a technique is able to detect all stuck-at faults and crosspoint faults.
Figure 7.40 Liu s PLA BIT.
BIST Applications
Manufactures are increasingly employing BIST in real products. Here, we offer several examples of such applications to illustrate the use of BIST in semiconductor, communications, and computer industrial.
Exhaustive Test in the Intel 80386 [Gelsinger 1987]
Intel 80386 has BIST logic for the exhaustive test of three control PLAs and three control ROM. For PLAs, the exhaustive patterns are generated by LFSRs embedded in the input registers. For ROMs, the patterns are generated by the microprogram counter which is part of the normal logic. The largest PLA has 19 input bits. Hence, the test length is 512K clock cycles. The test responses are compressed by MISRs at the outputs. The contents of MISRs are continuously shifted out to an LFSR. At the end of testing, the contents of LFSRs are compared.
Circular BIST in AT&T ASICs [Stroud 1988]
AT&T has employed a partial sequential approach using circuit BIST in seven ASICs. The goal was complete self-test except for I/O buffers and portions of the multiplexer logic on the inputs. AT&T s approach uses a module similar to BILBO. In addition, BIST is provided for the embedded RAMs. There are four ASICs has embedded RAM. The logic overhead is about 20% and the area overhead is 13%. The average fault coverage is 92%. The large overhead is due to the small size of the chip. AT&T has automated BIST design tools for standard cell design.
Pseudorandom Test in the IBM RISC/6000 [Ratiu and Bakoglu 1990] [Yen et.
al.
1995]
The RISC/6000 has extensive BIST structure to cover the entire system. In accord with their tradition, RISC/6000 has full serial scan. Hence, the BIST it uses is the pseudorandom testing in the form of STUMPS. For embedded RAMs, it performs self-test and delay testing. For the BIST, it has a on chip processor (COP) on each chip. In COP, there are an LFSR for pattern generation, a MISR for response compression, and a counter for address counting in RAM bist. The COP count for less than 3% of the chip area.
Instruction Cache BIST in Alpha AXP 21164 [Bhavsar and Edmondson 1994]
Alpha AXP 21164 is a super scalar implementation of Digital s Alpha AXP architecture. It has an 8 Kbyte direct mapped cache array. The cache is organized into several columns of by-1 RAM arrays stacked side by side to support a data channel each. Figure 7.41 shows the BiST/BiSr structure of the cache. It covers all three RAM arrays associated with the cache, namely, data, tag, and branch history table. The data paths here contains Fill Scan Path, Read Scan Path, Address Generator, Background Generator, and the Failing Row CAM. Before packaging, the BIST do a BIST first. The failing rows are stored in the
Figuer 7.41 Instruction Cache BiST/BiSR of AXP 21164
Failing ROW CAM. If the third row fails, the unrepariable cache flag is raised to abort the testing. The next step is the laser repair of the rows in the Failing ROW CAM. After repair, BIST runs again to verify.
Embedded Cache Memories BIST of MC68060 [Crouch et al. 1994]
MC68060 has two test approach for embedded memories. First it has adhoc direct memory access for manufacturing testing because it has the only memory approach that meets all the design goals. The adhoc direct memory acess uses additional logic to make address, data in, data out, and control line for each memory accessible through package pins. An additional set of control signals selects which memory is activated. The approach make each memory visible through the chip pins as though it is a stand-alone memory array. For the burn-in test, it builds the BIST hardware around the adhoc test logic. The two-scheme approach is used because it meets the burn-in requirements with little additional logic.
ALU Based Programmable MISR of MC68HC11 [Broseghini and Lenhert1993]
Broseghini and Lenhert implemented an ALU-Based self-test system on a MC68HC11 Family microcontroller. A fully programmable pseudorandom pattern generator and MISR are used to reduce test length and aliasing probabilities. They added microcodes to configure ALU into a LFSR or MISR. It transforms the adder into a LFSR by forcing the carry input to 0. With such a feature, the hardware overhead is minimized. The overhead is only 25% as compare to the implementation by dedicated hardware.