reg ei näy Questasim 6.2b

[GCK]

Kirjoitin seuraavaa ohjelmaa,

moduuli putki (out, in, CLK);
output out, reg pois;
panosta, CLK;

aina @ (in)
@ (posedge CLK)
out <= toista (2) @ (posedge CLK) on;

endmodule

Olen käyttäen QuestSim 6.2b
Kun minä kääntää käytetään vlog ja simuloida käyttäen vsim.
Olen yrittänyt lisätä signaalin aaltomuoto käyttäen lisätä aaltoja *.
Olen huomannut, että vain merkki "in" ja "CLK" on näkyvissä ja "out" ei ole näkyvissä.
Se ei ole osoitettu signaalin ikkunassa myös.

Yritin samaa ohjelmaa Modelsim 6.3c muusta tietokoneesta, se toimii hyvin overthere.

Please help me.

Kiitos etukäteen