Säilyttäminen moduulit synteesin aikana RTL Compiler

[ryodan_2004]

Olen kellon generaattori minun suunnittelu, joka koostuu noin jalkauttaminen invertterit. Kuitenkin synteesin aikana työkalu poistetaan / ohitetaan useimmat taajuusmuuttajat tehdä väärin laitteistototeutus. Kaikki rc-komento säilyttää kellon generaattori moduuli? TIA

 

[jbeniston]

Kokeile: set_attribute preserve_module totta [find /-subdesign mod_name]

 

[FvM]

Raportoitu käyttäytymiseen löytyy minkä tahansa HDL kääntäjä, aiheuttaa sen on minimoida logiikkaa. Ring oskillaattorit pidetään hyödyttömiä viivästyksiä. Alla synteesi attribuutteja työskentelevät Altera Quartukselta, mutta pitäisi myös auttaa muita kerääjiä. Jos ei, ota manuaalinen erityisiä syntaksia. Vaihtoehtoisesti synteesiksi attribuutteja HDL, myös työkalu erityisiä rajoituksia voidaan käyttää.

 / / synteesi attribuutti pitää combinational signaaleja Verilog lanka my_wire / * synteesi pitää = 1 * / / / Verilog (* pitää = 1 *) lanka my_wire; / / Verilog-2001 - synteesi attribuutti pitää combinational signaaleja vuonna VHDL signaali my_wire: bittinen; attribuutti syn_keep: boolean; ominaisuus syn_keep on my_wire: signaali on totta

 

[pete_lu]

/ / Synopsys dc_script_begin / / set_dont_touch {instance_name} / / Synopsys dc_script_end Mielestäni on helpoin tapa säilyttää oma invertterit.