V
vinodkumar
Guest
Hei kaikki, iam uusi System Verilog, kas noin tyytyväinen VHDL ja Verilog.i tehneet muutamia hankkeita molemmissa.
Nyt haluan kehittää verifcation malleja ja testata tapauksissa niitä.
Olen käynyt läpi joitakin esimerkkejä SV Internetissä,
kuin minä sekava, kun käytetään
Moduulissa
Program
Tehtävä
Toimintoa
rajapinnan
luokkaan
Olen nähnyt dokumentit, mutta ei ole selvää kanssa fundas
iam etsit jotain Docs jonka basics.waiting ja vastaukset.
Nyt haluan kehittää verifcation malleja ja testata tapauksissa niitä.
Olen käynyt läpi joitakin esimerkkejä SV Internetissä,
kuin minä sekava, kun käytetään
Moduulissa
Program
Tehtävä
Toimintoa
rajapinnan
luokkaan
Olen nähnyt dokumentit, mutta ei ole selvää kanssa fundas
iam etsit jotain Docs jonka basics.waiting ja vastaukset.