sensititivity luettelo kysymys

[mayates]

Hei,

I simuloida seuraava koodi ja se toimii täysin kuitenkin kun syntetisoimiseksi koodin kanssa Synopsys suunnittelu kääntäjän saan tämän varoituksen - satunnaisesti on lukea, mutta ei mainita sensititvity luettelosta.
All I tarvitsee vain lukea satunnaisesti annetun negedge on nollattu ja syntyy etuyhteydettömille combinational logiikkaa.Jos voin lisätä pistokokein, että sensititvity luettelosta toiminnon koodi on menetetty.

aina @ (posedge CLK tai negedge nreset)
alkaa / / MAIN
if (! nreset) / / CSB
aloittaa
dec_input1 <= (satunnaisesti, 5'b10000);
dec_input2 <= (satunnaisesti, 5'b10000);
seg <= 31'h000ffff;
dec_input3 <= 0;
dec_input4 <= 0;
sub_seg <= 0;
loppu
else if (CLK)
aloittaa
.
.
.
.
loppu

Jos joku voi antaa mitään kirjoittaja apuasi on suuresti arvostettu.

 

[medra]

Sinun tulee lisätä sen herkkyys luettelosta, jos ei se lisätään automaattisesti ja varoitus tulee näkyviin.
kokeile laittaa se luettelosta ja simulate.If koodi on väärä kokeilla Jos statments tai tallennettaessa arvo on muuttujan (En tiedä, jos se toimii, kokeile sitä).

 

[jbeniston]

Ajattele logiikka, että olet inferring.Onko FF vuonna tavoitebudjettiasi kirjaston toteuttaa reset logiikka teillä on dec_input *?Todennäköisesti ei.(Asettaa / nollaa tyypillisesti on vakio).

 

[FVM]

Varoituksessa näyttää olevan perusteeton, eikä sitä voida tarkastella Verilog-koodi, jos se on tarkoitus tuottaa reuna herkkä synkronista logiikkaa.Ongelmana on kuitenkin, että koodi on todennäköisesti väärä.

must never appear.

Saat reunoista herkkä logiikka (infering FFS), jos (CLK)
ei saa koskaan näkyä.Tämä virhe saattaa myös aiheuttaa varoituksen.Otherwsie olisi yksinkertaisesti sivuuttaa.

 

[mayates]

Hups.The "else if (CLK)" on lisätty vahingossa ja se ei näy koodi I syntesoiduista.
Tarvitsen dec_input arvot on tehtävä kokonaan erillinen satunnainen arvo, koska sykli toistuu joka 16 CLK syklit ja jos minulla on asetettu arvo on nollattu aion saada sävy tuloksia.
Satunnainen on 5 bittiä leveä ja ei ole järkeä ottaa käyttöön herkkyys listalla En todellakaan halua clocked menettelyä, jossa asynkroninen reset.

I syntesoiduista koodin kanssa syncronous nollata ja Warining katoaa.

En vierasta minun täytäntöönpanosta tämän Verilog on virheellinen.Tulokset simulointi ovat niitä I vaativat.Olen siis sitä on pidettävä toiminnallisuutta mutta selvittää, miten ne toteuttavat koodi syntetisoimiseksi oikein.Mitään ehdotuksia?