siirtorekisteri

[voho]

Hei kaikki, haluaisin tehdä VHDL siirtyminen rekisteröityä: sarja ja parallele syöttö ja sarjanumero ja parallele ulostulo. Thanks etukäteen osalta

 

[vahidkh6222]

ehkä ...

 - 4-bittinen ladattavia serial-ja sarja-out siirtorekisteri - CLK: in STD_LOGIC - DIN: in STD_LOGIC - LOAD: in STD_LOGIC - LOAD_DATA: in std_logic_vector (3 downto 0) - DOUT: out STD_LOGIC; --** Lisää seuraava välillä "arkkitehtuuri" ja --- "alkaa" avainsanat ** signaali REG: std_logic_vector (3 downto 0); --** Lisää seuraava jälkeen " alkaa Avainsana ** prosessi (CLK) alkaa jos CLK'event ja CLK = '1 'sitten jos (LOAD = '1') sitten REG