SOC Encounter kysymys

K

kolla

Guest
Hei ystävät, Voiko joku kertoa minulle, Cadence SOC-Encounter voidaan rakentaa SOC FPGA Hard makrot (IP)? Jos ei, mitä työkalu voi tehdä? Kiitos jo etukäteen
 
I dont ajatella, voit käyttää FPGA Hard Makrot SOC Back-end. FPGA-arkkitehtuuri (CLB) on täysin erilainen SOC arkkitehtuurista. Kun teet Logic synteesi, sinun on annettava FPGA malliin. You wil yrittää saada netlist mukaan teidän FPGA mallin arkkitehtuuri. On monia huomioitavia seikkoja. 1. Ajoitus Numerot 2. DFT vaatimukset 3. Fyysinen Suunnitteluohjeita (DRC / LVS) 4. DFM vaatimukset 5. Käyttöjännite En ole varma työkaluja. Toiset voivat kertoa mielipiteensä.
 
Kiitos Kumar. Onko siis oikein sanoa, että kaikki minun Hard Makrot että olen tuomisen SOC kohtaaminen on ASIC korttelin tehty erityinen prosessitekniikan ja ne tulevat sisään GDS / LEF?
 
Hei, en ole varma miten haluat liittämiseksi FPGA mutta pitävät sitä näin valmistajalta näkökulmasta, siru on luotava kerros-by-layer, mikä sekoittaa välillä tekniikalla (esim. 45nm ja 250nm) olisi lähes mahdotonta, koska kiekko on siirrettävä pois puhdastilan luotaessa 1 prosessi sitten siirtää toiselle puhdastila. Harkitsee, että FPGA on jo valmiiksi laitteen I / O-yhteydet ja kaikki, joten sitä ei yhteyttä Chip & FPGA olla PCB? Voit luoda FPGA, voit kassalle Altera ja Xilinx verkkosivuilla tarvittavat työkalut. FPGA: t ovat jo fyysisesti luotiin. Näin ollen he eivät tarvitse fyysistä valmistusta seikkoja kuten DRC / LVS tarkastukset jne. "Place & Route" FPGA kertoo, että teidän RTL-koodin, työkalu tarkastelee, mitkä laitteet ja yhteydet käyttää (jotka on jo rakennettu ja FPGA-siru), eikä tarvitse rakentaa tyhjästä, kuten ASIC. Laitteet, jotka eivät ole käytössä ovat tarpeettomia ja ei käytetä (eli jotkin tilaa menee hukkaan). Ehkä joku voi antaa parempaa selitystä. Anyway, toivottavasti tämä paljon auttaa.
 
Kiitos cop02ia! Se oli todellakin hyvin informatiivinen, koska olen edelleen oppimista näitä asioita. Tämä on järkevää nyt .. enkä näe miksi emme voi käyttää FPGA on ASIC SOC. Näin jossain että kova makro on määritelty "lohko tuotettu menetelmä kuin P-R '. Tämä hämmentää minua hieman ... voitko auttaa selittää tätä tarkemmin? Ajattelin Hard IP on lohko, joka meni läpi P & R joillekin tekniikalla ja toimitetaan loppuasiakkaalle kuten GDS / LEF jotta asiakas voi instanssia että niiden gate-taso netlist kuin musta laatikko. Silloin asiakas kulkisi työkalu, kuten SOCE P & R että netlist ja käyttää IP LEF ominaisuudet (nastat ja muoto tiedot) ja koukkaaminen että sisällä suunnittelua.
 
Hei, uskon että olet oikeassa. Jos lohko on luotu muuta kuin P & R (tai kustomoitua piirretty kuten seka-signaali), en näe mitään tavan toteuttaa kovan makro. Jos katsot kovaa makro LEFs, olisi pin-metallia tukoksia mikä viittaa siihen, että he käyttävät ASIC. Voit liittää tähän ryhmään, sinun signaalien täytyy vain liittää sen nastat. Lisäksi joissakin lohkoissa voit tehdä reititys yli niitä esimerkiksi DLL IP-lohko voi käyttää jopa 4 metallikerroksia, mutta suunnittelua (joka käyttää samaa prosessitekniikan) voi käyttää jopa kuusi metallikerroksia. Siksi kannattaa reitin signaalien metalli 5 tai 6 päälle lohko. Tietenkin, reititys on pitkä ja SI asiat on otettava huomioon.
 
Kiitos cop02ia! erittäin hyödyllisen vastauksen uudelleen. Tunnetko SOC Encounter? Salliiko se rakentaa SOC sekä Analogiset kovaa makroja? Jos niin miten SOCE auttaa naimisiin nämä & D palikat SOC? (Mahdolliset erityispiirteet tai menetelmiä SOCE) Nämä ovat joitakin vastauksia etsin ...
 
Hei, Cadence on virtauksen nimeltään AMS (Analog-Mixed Signal jos en erehdy). Täällä voit työskennellä Analog osittain Verilog-koodit kuvaamaan digitaalisen signaalin tulojen menevän analogiseen maailmaan. Asettaminen simulointi ei ollut niin suoraviivainen kuin normaali analoginen simulointien joten foorgot suurimman menettelyjä. En ole koskaan käyttänyt sitä, mutta ovat oppineet nopeasti kuitenkin. Olen työskennellyt digitaalisen osaa sekoittaa suunnittelu ennen (ei tarkemmin kuitenkaan, eikä kriittinen laite) ja SOC & analoginen osa on vain kovia makrot (kuten mitä tahansa muuta digitaalista kovat makro), joten kaikki mitä näin, oli mustaa -laatikot tapeilla, jotka oli yhteyden digitaalisia signaaleja. Digitaalisen floorplan ollut suorakulmainen, koska analogisen I / O-osia, mikä tarkoitti sitä, että reititys voisi olla tiukka paikoin, mutta virtaus oli yleensä sama: juuri käsitellä analogisen kova makro estää tavallisena digitaalisena kovaa makroja. Todennäköisesti joku työskentelevät monimuotosignaali-hankkeen kriittisempi analoginen korttelin suunnittelussa olisi enemmän vaatimuksia kuin suojauksen vierekkäisten metallikerroksia & valta renkaat kenties?
 
Kiitos cop02ia hienosta vastauksesta. Oma kokemus oli todella hyödyllistä laajentaa tietääkseni täällä. Kuulin SOCE on integroitu "analogi" reititin, joka ilmeisesti on tarkoitettu käytettäväksi sekoitettu signaali malleja. Mutta koska SOCE on digitaalinen alusta Ihmettelen miten tätä käytetään käytännössä. Jos olen juuri tuomassa Analog Hard Macro saisiko käyttää näitä reititin? Tai on tämä analoginen reititin tarkoitettu käytettäväksi muissa tilanteissa? En ole perehtynyt sekasignaalioskilloskoopit malleja joten olen ehkä jäänyt joitakin peruskäsitteitä siellä ..
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top