suunnittelu DDR SDRAM ohjain

[tinytseng]

Teen DDR SDRAM ohjaimen suunnittelussa, mutta olen DNT tietää, miten saada tiedot sekä pos ja neg reunan järjestelmän kellon (koska se ei ole Recommended käyttää sekä pos ja neg CLK in verilog)

voi kuka tahansa, jolla on tämä kokemus auttaa minua?

 

[rjainv]

saatte kellon käydessä kaksinkertainen Freq oman järjestelmän kellon tallentaa tiedot ja tehdä DDR SDR: ään muuntamista.btw, saapuvia tietoja, sinun on käytettävä dqs kaapata tietoja.

mitä olen sanonut pätee lähtevän, anna suurempi Freq CLK ei SDR DDR muuntamista.

 

[hawk_chenbo]

Sano tietojen sisäisen linja on 32-bittinen leveys, tiedot [15:0] voi tulostaa, kun lähtö Kello on paljon ja tiedot [31:0], kun kello on alhainen.

 

[nemolee]

Koska tiedän, että on kaksi tapaa kaapata lähtötietoja.
Yksi on tallentaa tietojen asteittain siirtynyt kellon.
Toinen viivästyy DQS.
En koskaan yritä näitä lähestymistapoja.
Haluaako joku kokeilla näitä menetelmiä?
Ole hyvä ja jaa kokemus kaikille.
Kiitos.