suunnittelun ongelma

[adanshen]

laitosta kohtaavat sellainen ongelma, että suunnittelu toimii hyvin
FPGA mutta epäonnistuu todellinen siru?voitteko kertoa tarinan?

 

[eziggurat]

Minulla on kokemusta noin FPGA ongelmia silloin, kun aloitin niin valmistunut insinööri.Jotkut ongelmat ovat tekemistä mestability ja ajoitus.Kun virheenjäljitykseen että FPGA-suunnittelussa on aina testi pistettä sisäisten signaalien ja näihin liittyvät enintään testin hiippakunnassa PCB.Useimmat kerralla vianjäljitykseen todellinen siru kautta tätä menetelmää (käyttäen oskilloskooppi ja logiikka-analysaattorin) ja tämä näyttää antoi minun ymmärtää paremmin ongelman.Ongelma kokemusta todellisen elämän, olen yleensä tutkia panoksia laitteen ja simuloida tilannetta, Modelsim.

Yhtiön I työtä ei seurata tarkastusjärjestelmää suunnitelma.He pikemminkin ohjelman laite (lähinnä kertaluontoisia ohjelmoitava) ja kokeilemaan sitä laitteisto joten suunnittelu ei ole täysin testattu simulointi.Jotkut pahimmassa tapauksessa ei pidetä.

Muina aikoina, olen vahvistamisesta muiden ihmisten vikoja kuten optimoimalla niiden koodi ja korjataan se noudata eritelmää.Joskus se on turhauttavaa, kun tarkastellaan useita satoja riviä koodia ja asiakirjoja ei ole toimitettu mutta vähitellen voittamaan tämän esteen.Kun käynnistän kirjallisesti VHDL-koodin, olen joskus tehdä estää kaavioiden ja määrittää useita flip-flops ja kombinatorisista käytetty logiikka suunnittelua varten.Joskus se voi olla longwinded.

Oma yritys äskettäin saatettu HDL suunnittelija joten olen tällä hetkellä oppia käyttämään ohjelmistoa seuraavaan hankkeeseen.

Yksi ongelma minulla on kokemusta viime aikoina, kun liität toisen IC on FPGA.Molemmat ovat virtansa kahdesta eri jännite linjat.Kun FPGA sammuttamatta,
löysin ulos FPGA on vielä virtansa muiden IC vuoksi yhteyden.Tämä on maily johtuu siitä, että virtalähde ei ole perusteltu asianmukaisesti, mutta minun tapauksessani, olen käyttää tristate puskuria tristate IC tuotos on FPGA.

Eziggurat

 

[zape]

Kun te sanotte "toimii hyvin FPGA mutta ei todellista chip" Oletan, sinä tarkoitat, että se toimii omassa toiminnallinen simulointi.Haluan tarkistaa ajoitus kertomukset synteesissä ja par-työkalun (saada silmällä ajoitus analisys kattavuus).Jos nämä luvut ovat voimassa tarkistaa eriaikaisesti interfaces ulkoiset rajapinnat, signaalit eri kellot verkkotunnuksia, nollaa ...

Onnea

 

[brmadhukar]

Hei

Suunnittelussa työskennellä FPGA ja reitin simulointi on riittävä.

From FPGA-ASIC:
1) Onko tonnia simulointi.
2) ristin tarkistaaksesi suunnittelu
3) Älä sivuuttaa kaikki varoitukset

Onnea