synkroninen ja asynkroninen

[s_vlsi]

Voiko joku kertoa minulle ero synkroninen ja aynsynchronous nollata verilog koodin? joka palauttaa meidän pitäisi mennä? :?: Kiitos ja terveiset

 

[sree205]

Miksi ei u lukea kirjan nollaa Clifford Cummings? linkki on kirja palautuu, se auttaa ymmärtämään. http://www.sunburst-design.com/papers/

 

[louisnells]

Vuonna synkronoimaton reset tapahtuu vasta, kun kello on aktiivinen (joko + ve käynnissä tai-ve menossa pulssi). eli olet laittanut reset signaali kunnes kellon reuna otokset. Mutta asynkroninen nollaus nollaa tapahtuu välittömästi.

 

[zainmirza]

plz myös kirjoittaa n. siirto eli synkroninen ja asynkroninen Voimansiirto.

 

[louisnells]

Jos lähetys on synchrounous tulee jonkin verran ohjearvoa (kello) joka ikäisensä mukana tiedonannossa askel ääneen. ICSP yhteys PIC ohjelmoija μC on synkroninen, koska siellä on viittaus kellon ICSP. Vuonna asynkroninen siirto ei tule mitään tällaista TUOTE NO signaalia. Esimerkiksi RS232 ei kellon signaalia kaikille. [Quote = zainmirza] plz myös kirjoittaa n. siirto eli synkroninen ja asynkroninen Voimansiirto. [/Quote]

 

[dsocer]

synkronista: aina @ (posedge CLK) aloittaa if (RST == 0) ...... muu .............. lopussa asynkroninen: aina @ (posedge CLK tai negedge RST) Mielestäni synkroninen on parempi useimmissa sovelluksissa.

 

[sree205]

Incase saada asynkronista syöttö, tapa tehdä se synkronoida ilman metastability on kaksinkertainen floppi asynkroninen tulo ja käyttää tuotoksen toisen floppi suunnittelussa. Samaa menetelmää sovelletaan myös signaalin liikkumisesta yhdestä kellon alueesta toiseen.

 

[shankarmit]

Asynchornous reset on riippumatta kellon ja nollaa toimii .. käyttää, jos reset = 1 sitten .. elsif (koskevien säädösten @ kello) .. Vuonna synkroninen nollaus .. vain, jos kello on aktiivinen (postive tai negatiivinen) .. ja reset toimii, jos (alwy @ clocl) jos (reset) .. Anteeksi etten ole hyvä verilog .. u kirjoittaa tällä tavalla .. Terveisin Shankar

 

[eelinker]

Kun Jumalan nimi todetut erot ovat: 1) asynchronus ei ole kelloa ja perustuvat porttien viive sijasta flip-flop. 2) asynchronus ei tue CAD, joten ei ole järkevää suunnitella asynkroninen. 3) lisätietoja asynkroninen suunnittelussa viittaavat ASCnotes.pdf verkossa. muuttamisesta

 

[vcnvcc]

muutamia kohtia n. reset synkkä. ja async 1. Asynch nollata nopeasti vertailla synkronoida, vie vähemmän laitteisto, vie vähemmän virtaa, mutta mahdollisuudet ovat olemassa ajoitus rikkomisesta varten async nollata.

 

[bansalr]

Plz mene linkin alla on enemmän keskustelua async vs sync http://www.deepchip.com/items/0396-01.html

 

[kaustubhkhole]

Kello ja ilman kelloa! Tämä on yksinkertaisin def .....

 

[haytham]

Hei synkroninen nollaus tarkoittaa näyte nollata kellon reunalla (joko pos tai neg) Vaikka asynkroninen nollaus keino palauttaa aina kun reset tila on aktiivinen. Tärkeä kysymys asynchrounous nollaa että se olisi e poistettu synchrnously alkaen moduuli Kuittaustulo ja tätä pidetään kysymys järjestelmäintegraation. Seuraavat Verilog on oikea

synkroninen: aina @ (posedge CLK) aloittaa if (RST == 0) ...... muu .............. lopussa asynkroninen: aina @ (posedge CLK tai negedge RST)

Digitaalisen IC suunnittelu, me aina asynchrnous kuittauksen synkroninen siirto tarkoittaa, että kello signaali siirretään tietoja, kun asynkroninen yksi keino ei kelloa info ollenkaan. Vuonna asynchrnous siirto, kello on jälleen erotettu FOM dataa CDR piiri (kello-tietojen palautus) ja tiedot synkronoidaan kellon vastaanottimeen käyttävä verkkotunnus 2 FF ainakin Kiitos

 

[polymath]

Ymmärtää sanat: synkroninen ja asynkroninen Sinua ymmärtämään perusteella Synchronous & Asynchronous - mitään. Yleisnero