Synopsys DC Kirjasto Kysymys

[sampham04]

Hei, Vuonna Synopsys DC Yritin analysoida ja laatimalla kaksi tiedostoa olen näin: analysoi-f verilog lib/GSCLib_3.0.v analysoi-f verilog src-Trojan-free/uart_scan.v kehittää UART mutta saan seuraavat varoitukset: Information: rakentaminen suunnittelu "udp_mux2". (HDL-193) Varoitus: ei löydy design "udp_mux2" kirjastossa "työn". (LBR-1) Tiedot: Building design "udp_dff". (HDL-193) Varoitus: ei löydy design "udp_dff" kirjastossa "työn". (LBR-1) Varoitus: Design "UART" on '3 'ratkaisematta viittauksia. Yksityiskohtaisempia tietoja, käytä "linkki"-komennolla. (UID-341) Tiedän, että udp_mux2 ja udp_dff ovat perusalkioiden vuonna lib/GSCLib_3.0.v niin en ymmärrä miksi niitä ei löydy. Pitäisikö minun olla analysoimalla tiedoston eri tavalla? Vai onko tämä varoitus, että voin vain sivuuttaa? Kiitos!

 

[kornukhin]

Kirjasto perusalkioiden (AND, OR, NOT, DFF ...) pitäisi olla Liberty (. Lib) muodossa. Mielestäni sinun täytyy: - Aseta GSCLib_3.0.lib kuin link_library - älä analysoi GSCLib_3.0.v

 

[sampham04]

Siksi olen analysoida GSCLib_3.0.v tiedosto johtuu uart_scan.v tiedosto, jonka olen ollut syntetisoitu Cadence. Kaikki kirjaston perusalkioiden että Cadence käyttökohteita ovat GSCLib_3.0.v tiedoston. Käyttämällä tätä tiedostoa normaali (ja, tai, ei, DFF ...) perusalkioiden, joita käytetään uart_scan.v tiedosto löytyy paitsi UDP: n, jotka mainitsin aiemmin.

 

[kornukhin]

RTL Compiler (vuodesta Cadence) tarvitsee myös. Lib tiedosto syntetisoimaan.

 

[sampham04]

Oikea, mielestäni kuka syntetisoitu piiri Cadence käytetty. Lib tiedosto, mutta olen nyt yrittänyt käyttää tätä Cadence syntetisoitu koodin kanssa Synopsys työkaluja olen, koska olen tunne Cadence. Henkilö edellyttäen kirjasto Verilog koodi jotta määritelmät moduuleja, Cadence käyttää käytettävissä. Olen vain vaikeuksia saada käyttäjän määrittämä perusalkioiden osaksi kirjaston suunnittelu Compiler etsii. On olemassa määritelmiä moduulit, jotka määrittävät kaikki ands ja syrjäisimmillä alueilla käytetään, ja analysoimalla lib/GSCLib_3.0.v tiedosto tähän määrittelyyn voidaan käyttää uart_scan.v tiedoston Suunnittelu Compiler. Jostain syystä, toisin kuin moduulit GSCLib_3.0.v, käyttäjän määrittämä perusalkioiden ei ole lisätty mallit kirjastoon niin, että ne löytyvät kun laatimalla uart_scan.v.

 

[kornukhin]

Ymmärrän ongelman, mutta DC on ajoitus ja toiminnallisia tietoja. Lib. Vaikka et jotenkin löytää udp_mux2/udp_dff verilog lähdekoodia et ei voi koota oman moduulin tai tehdä ajoituksen analyysiä tai tehon analyysi käyttäen DC. Verilog tiedostoja ei sisällä kaikkia tarvittavia tietoja. Yritä löytää GSCLib.lib sisällä Cadence asentaa hakemistoon.

 

[wsong0210]

Varmista, että hakutoiminnon on * Täältä * tarkoittaa kaikkia design kirjastot sinulla on analysoitu.

 

[sampham04]

Joten, jos huomaan, että. Lib tiedosto aikaa ja voimaa analyysi tiedot Sitten vain kuuluu, että otetaan kirjastoon ja se toimii? Olisinko vain analysoida se sisällyttää sen kirjastoon tai minun pitää käyttää muita komentoja? Olen. SDF tiedosto on ajoitustietoja, mutta luulen että link_library vain kestää. DB-tietokantoja.

 

[kornukhin]

Voit luoda. Db tiedoston tarvitset: 1. Avaa DC 2. read_lib gsclib.lib 3. write_lib gsclib-o gsclib.db Käyttääksesi asettaa target_library gsclib.db asettaa link_library {* gsclib.db}