Synopsys design kääntäjä

[mathi]

Hei kaikki, Haluan tietää, onko tapa estää design kääntäjä poistamasta käyttää nastoja kirjoitettaessa gate-taso netlist? Oma kirjasto on varvassandaalit kanssa tulot ja lähdöt julisti seuraavasti DFF (CLK, D, Q, QN). Kun tallennat netlist käyttäen piirustus kääntäjä se ohittaa kaikki käyttämättömät QN ulostulo. Tämä aiheuttaa ongelman tarkastuksen aikana. Onko niin voin pakottaa design kääntäjä pitää käyttämättömät nastat?

 

[gong.kidd]

U voi lisätä muutamia parametrin kun simuloidaan simulointiin ohjelmistoa kuten NC

 

[Atre]

Hei, sinun täytyy asettaa muuttujan ennen kirjoittamisen sinun netlist: verilogout_show_unconnected_pins Onnea! [Quote = mathi] Hei kaikki, Haluan tietää, onko tapa estää design kääntäjä poistamasta käyttää nastoja kirjoitettaessa gate-taso netlist? Oma kirjasto on varvassandaalit kanssa tulot ja lähdöt julisti seuraavasti DFF (CLK, D, Q, QN). Kun tallennat netlist käyttäen piirustus kääntäjä se ohittaa kaikki käyttämättömät QN ulostulo. Tämä aiheuttaa ongelman tarkastuksen aikana. Onko niin voin pakottaa design kääntäjä pitää käyttämättömät nastat? [/Quote]

 

[rakesh_aadhimoolam]

On paljon vapaata ladattavia tietoja n. DC ........ tässä sub-foorumi (ASIC) päivämäärä pitää selkä 28 syyskuu 2004 ....( sivu voi olla 118) Just sen läpi .. ....... Onnea ....................

 

[mathi]

Thanks Atre, sain sen toimimaan.