synteesin avulla kadenssi

G

guzhal

Guest
1.can joku antaa minulle koko kulkua pks_shell kadenssi väline. Olen kirjoittaa VHDL-tiedosto ja voin mennä enintään, että "rakentaa geneerisiä" ja optimoida (jolloin virhe: floorplan alueella ei määritelty) ja tallenna se johonkin Verilog netlist tiedosto. jos annan tämän Verilog netlist kuva osallistua kohtaavat, se antaa virhe on Verilog-tiedostona.

2.Does kohtaavat työkalu otetaan panos netlist vuonna Verilog muodossa tai VHDL netlist voidaan antaa se .....?<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Kysymys" border="0" />guzhal

 
Rozwiązanie Veeam Availability Suite, które będie dostępne w lecie 2014, to pakiet gwarantujący dostępność wszystkich aplikacji i danych w dowolnym czasie i miejscu. W ten sposób Veeam wprowadza nową kategorię rozwiązań, która pozwala na osiągnięcie tego, czego nie potrafią tradycyjne rozwiązania do ochrony danych i zarządzania kopiami zapasowymi - zapewnia ciągłość funkcjonowania firmy (Always-on Business).

Read more...
 
PKS on fyysisesti Knowledgable Yhteenvetokertomus.Tästä sinun on floorplan tietoja.Tämä tarkoittaa sitä, että sinun täytyy mennä väline kuten Encounter, kirjoittaa a DEF tiedosto ja mene takaisin PKS.

Jos sinulla on muita kysymyksiä, lähetä tarkat virheilmoitukset.

 
Hei,

Tässä on koko tempoa synteesi myös Scan-syöttötapa.I
didnt kuuluvat PKS virtauksen kuten yleensä P & R manuaalisesti SoC Encounter.Tämä virtaus saada teidät tuotoksen Verilog netlist.

SoC Encounter kestää vain Verilog netlist ja ei lue VHDL-tiedostot / netlists.Voit syntetisoimiseksi VHDL tiedostoja käyttäen PKS tai Rakenna Gates ja kirjoittaa a Verilog netlist P & R.

Tässä on koko suunta:

Code:# -------------------------------------------------

# Setup Lib ja Dirs

# Muuttaa lib_dir osoittamaan synteesissä kirjasto käyttää ja että hakemistoon rakenne noudattaa.asettaa <lib_dir> ..

asettaa tcl_dir $ lib_dir / tcl

asettaa rtl_dir $ lib_dir / RTL

asettaa lib_dir $ lib_dir / lib

asettaa rep_dir $ lib_dir / RPT

asettaa adb_dir $ lib_dir / ADB# ------------------------------------------------# ------------------------------------------------

# Aseta Globalsset_global message_verbosity_level 8

set_global echo_commands totta

set_global report_precision 5

set_global fix_multiport_nets totta

set_global sdc_write_unambiguous_names vääriä

set_global line_length 1000

# -----------------------------------------------# -----------------------------------------------

# Lue Tech libsread_tlf $ lib_dir/slow_4.3.tlf

read_tlf $ lib_dir/pllclk_slow_4.3.tlf

read_tlf $ lib_dir/ram_128x16A_slow_4.3.tlf

read_tlf $ lib_dir/ram_256x16A_slow_4.3.tlf

read_tlf $ lib_dir/rom_512x16A_slow_4.3.tlf

read_library_update $ lib_dir/tpz973gwc-lite_4.3.tlfset_global target_technology hidas# Raportti kirjaston

report_library

# -----------------------------------------------# -----------------------------------------------

# Lue lähdetiedostoja (VHDL-tai Verilog)read_verilog <path on file/filename.v>tairead_vhdl <path on file/filename.vhd># Rakenna geneeriselle porttiluku tasolla netlist

do_build_generic# Tarkista netlist virheiden / varoitukset

check_netlist-verbose

# -----------------------------------------------# -----------------------------------------------

# Aseta scan väitteitä

issue_message-tyyppi info "Mapping test_control moduuli"set_current_module test_control

do_xform_map

set_dont_modify [löytää-hier-moduuli test_control]

set_current_module [löytää-moduuli dtmf_chip]issue_message-tyyppi info "Setting up for scan synteesi vuonna ketjun mode"set_scan_style muxscan

set_global dft_scan_path_connect tieback

set_global dft_scan_avoid_control_buffering totta

set_scan_mode IOPADS_INST / Pscanenip / C 1check_dft_rules# Korjaa virheet DFT rakenne

set_test_mode_setup test_mode 1

set_test_mode_setup reset 0

check_dft_rules

# ------------------------------------------------# ------------------------------------------------

# Aseta ajoitus ja synteesi rajoitteet

# ----------------------------------------# Aloitustuki Hierarchical ja Ajoitus Context "

issue_message-tyyppi info "-> Aloitustuki Hierarchical ja Ajoitus Context ..."set_current_module dtmf_chip

set_top_timing_module dtmf_chip# Asettaminen Ideal Kellot "

issue_message-tyyppi info "-> Setting Ideal Kellot ..."

set_clock vclk1-ajan 6,0-aaltomuodossa (0 3,0)

set_clock vclk2-ajan 12,0-aaltomuodossa (0 6,0)# Asettaminen Perusjäämä Kellot

issue_message-tyyppi info "-> Setting Perusjäämä Kellot ..."

set_clock_root-kellon vclk1 [löytää-port refclk]# Asettaminen Sisäisesti Muodostettu Kellot

issue_message-tyyppi info "-> Setting Sisäinen Kellot ..."set_generated_clock-nimi vclk1_int1-from DTMF_INST / TDSP_CORE_INST / DATA_BUS_MACH_INST / CLK-divide_by 2 DTMF_INST / TDSP_CORE_INST / DATA_BUS_MACH_INST / write_reg / Q

set_generated_clock-nimi vclk1_int2-from DTMF_INST / DMA_INST / CLK-divide_by 2DTMF_INST / DMA_INST / write_reg / Qissue_message-tyyppi info "-> Setting Muxed Kellot ..."

asettaa clock_pin [löytää-hier-nastainen DTMF_INST / TEST_CONTROL_INST / m_clk]

asettaa drive_pin [get_drive_pin-hier [get_info $ clock_pin net]]

set_clock_info_change-kellon vclk1-pos $ drive_pin

set_clock_insertion_delay-nastainen $ drive_pin 2.0foreach kello (m_rcc_clk m_spi_clk m_dsram_clk m_ram_clk m_digit_clk) (

asettaa clock_pin [löytää-hier-nastainen DTMF_INST / TEST_CONTROL_INST / $ kellon]

asettaa drive_pin [get_drive_pin-hier [get_info $ clock_pin net]]

set_clock_info_change-kellon vclk2-pos $ drive_pin

set_clock_insertion_delay-nastainen $ drive_pin 2.0

)set_clock_uncertainty 0,25# Asettaminen Input / Output satamien rajoituksista "

issue_message-tyyppi info "-> Setting Input / Output satamissa rajoituksia ..."

set_input_delay-kellon vclk1 0,5 [get_names [löytää-panosten-no_clocks]]

set_external_delay-kellon vclk1 0,5 [get_names [löytää-lähdöt portti *]]

set_external_delay-kellon vclk1 0,5 [get_names [löytää-lähdöt tdigit *]]# Asettaminen Multicycle ja epätosi Paths

issue_message-tyyppi info "-> Setting Multicycle ja epätosi Paths ..."

set_cycle_addition-to DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / acc_reg * 1

set_cycle_addition-to DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / p_reg * 1

set_cycle_addition-to DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / ov_flag_reg * 1set_false_path-from resetset_constant_for_timing 0 test_mode

set_constant_for_timing 0 scan_en# Asettaminen Design Säännöt

issue_message-tyyppi info "-> Setting Desgin Säännöt ..."

set_slew_time_limit 2,3 [löytää Satamia-noclocks *]

set_global fanout_load_limit 15set_drive_cell-solujen PDO04CDG [löytää-panos-noclocks *]

set_port_capacitance [expr [get_cell_pin_load-solujen PDIDGZ-nastainen PAD] * 2.0] [löytää-tuotos *]# Asettaminen lanka kuorma mallit

issue_message-tyyppi info "-> Setting lanka kuorma ..."

set_wire_load TSMC18_Conservative

set_wire_load_mode suljettu

set_wire_load_selection_table WireAreaCon

# --------------------------------------------# Tarkista rajoitukset

check_timing-yksityiskohtaisesti# Luominen ryhmän polkuja

set_path_group-nimi IN-from [löytää-panos-noclocks *]

set_path_group_options IN-target_slack 0,2-all_end_pointsset_path_group-nimi OUT-to [löytää-tuotos *]

set_path_group_options OUT-target_slack 0,5-all_end_pointsset_path_group-nimi vclk2_group-clock_from vclk2

set_path_group_options vclk2_group-target_slack 0,0-all_end_pointsset_path_group-nimi vclk1_group-clock_from vclk1

set_path_group_options vclk1_group-target_slack -1,0-all_end_points# Optimoi

do_optimize# Raportti analyysin kattavuus

report_analysis_coverage> $ rep_dir / report_analysis_coverage.rpt

report_analysis_coverage-check_type setup-lajitella löysällä> $ rep_dir / setup.rpt# Luo ajoitus ja alueen raportit

report_timing> $ rep_dir / setup_timing.rpt

report_area> $ rep_dir / area.rpt# Kirjoita optimoitu netlist ja tietokannan

write_verilog hierarkkinen $ adb_dir / dtmf_chip_opt.vs

write_adb $ adb_dir / dtmf_chip_opt.adb# Liitä scan ketjun. Aiemmin on skannata on sidottu

# Että scan pois jokaisesta floppi. Tämä koukku skannata skannata ulos

#, Joka on edellisen floppi. The tcl script sisältää muunnosarvo

set_number_of_scan_chains 3set_scan_data (IOPADS_INST/Ptdspip00/C) (IOPADS_INST/Ptdspop00/I)-shared_out

set_scan_data (IOPADS_INST/Ptdspip01/C) (IOPADS_INST/Ptdspop01/I)-shared_out

set_scan_data (IOPADS_INST/Ptdspip02/C) (IOPADS_INST/Ptdspop02/I)-shared_outset_dft_compatible_clock_domain-sameclock

set_global dft_scan_path_connect ketjundo_xform_connect_scan# tarkistaaksesi ajoitus jälkeen scan syöttötapa

report_timing-myöhään> $ rep_dir / setup_scan_timing.rpt# Incremental ajoitus optimointiehdotuksen

set_path_group_options vclk1_group-target_slack 0,0-all_end_points

do_optimize-incremental-dont_reclaim_area# Luo uusi ajoitus ja alueen raportit

report_timing-myöhään nworst 5> $ rep_dir / setup_scan_incr_opt_timing.rpt

report_timing-aikaista> $ rep_dir / hold_timing.rpt# Kirjoita uusi netlist ja tietokannan

write_verilog hierarkkinen $ adb_dir / dtmf_chip.scan.vs

write_adb $ adb_dir / dtmf_chip.scan.adb# Kirjoita rajoitteet huomioon Synopsys rajoitusten muodossa (SDC)

write_sdc sdc_out.tcl# Lue rajoitukset Synopsys rajoitusten muodossa

read_dc_script-piiriin bg_constraints.tcl-write_only sdc_out.tcl# Sulje

exit
 
miksi kallistuksen käytät kadenssi RTLCompiler synteesi työkalu.että on paljon parempi kuin PKS ja bg.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top