synteesin ongelma

[doreen105]

Hei kaikki, minulla on joitakin ongelmia synteesi, kiitos apua

1) Käytän RTL kääntäjä ilman GUI, minun täytyy asettaa pathdelay, miten saan polut tietoja? Esimerkiksi on A, B, C, D-rekisteri design.And on välimatka ja B, mutta välimatka C ja D Miten tiedän? pelkästään RTL netlist???

2) pitäisi asettaa rajoitteen jokaista tietä?

3) rajoitteet olisi annettava valimon?

 

[linghan]

1) Voit seurata reittiä käyttämällä työkaluja kuten Verdi.DC, voit käyttää komentoa get_timing_path tarkistaa sen.
2) On riippuu suunnittelua varten.
3) Toimintojen olisi riippuu suunnittelua varten, mutta ei Fondary.

 

[kbulusu]

On 1, mitä te tarkoitatte ei ole tietä?Ovatko viittaavat ajoitus tietoja?Jos ajoitus tieto puuttuu, sitten Magma env, voit kyselyn siitä, milloin tietoja kyseisen rekisterin.Jos haluat tarkistaa DataPath välillä C ja D, voit joko kirjoittaa yksinkertainen perl script nähdä onko mitään yhteyttä C ja D. on erittäin helppoa debug jos olet Magma synteesin ENV sen datamode hyvin voimakas.

Kyllä, voit suunnittelua pitäisi rajoittaa kokonaan, jos et ole aivan varma, että ohitetaan tie ei ole koskaan käyttänyt.

ur. lib saadaan ottamalla ur myyjä / valimo.Ne sisältävät env (PVT) edellytykset, koska prosessin.Loput ovat kaikki suunnitteluun riippuvainen.[quote = "doreen105"] Hei kaikki, minulla on joitakin ongelmia synteesi, kiitos apua

1) Käytän RTL kääntäjä ilman GUI, minun täytyy asettaa pathdelay, miten saan polut tietoja? Esimerkiksi on A, B, C, D-rekisteri design.And on välimatka ja B, mutta välimatka C ja D Miten tiedän? pelkästään RTL netlist???

2) pitäisi asettaa rajoitteen jokaista tietä?

3) rajoitteet olisi annettava valimon? [/ Quote]

 

[Aravind]

Vuonna rtlcompiler tarkista ensin polun ovat käytettävissä raportin ajoitus-A-ja B
-Silloin sovelletaan rajoitus.
mikä virhe tai väärä rajoitus voit sovelletaan rtlcompiler.report ajoitus-lint saat selkeän käsityksen.

Kiitos
Aravind