System Verilog Random Seed muutos

[spartanthewarrior]

Hi All, Voiko jokin elin kertoa miten vaihdella Seed Arvo System Verilog. Olen työskennellyt Synopsys VMM Methodology.

 

[vinod_cheedella]

srandom (int siemenet) on avain on manuaalinen siemeniä .... luokan paketti, rand bit [07:00] header, toiminto uusi (int siemenet), this.srandom (siemenet); endfunction endclass ensimmäinen alkaa paketti p = uusi; p.new (33) ja päättyy

 

[ankit12345]

Kirjoitin artikkelin kylvö SV testipenkki. Check it out at "SV Satunnaistaminen" topic @ www.testbench.in

 

[aji_vlsi]

[Quote = spartanthewarrior] Hi All, Voiko jokin elin kertoa miten vaihdella Seed Arvo System Verilog. Olen työskennellyt Synopsys VMM menetelmä. [/Quote] Suosittelen käyttämään: simv + ntb_random_seed = Yksi voi nopeasti rakentaa satunnainen siemen gen Perl / UNIX. Ajeetha, CVC www.noveldv.com

 

[raul_777_h]

main () {time_t * t, srand (aika (t)); printf ("% d \ n", rand ()); exit (0);}, ja kääntää se käyttää gcc. tuotos nimeltään random. Sitten käytä tätä vaihtoehtoa: + vera_random_seed = `. / Random`