tarkistusten menetelmää voidaan käyttää?

[vlsichipdesigner]

hi suunnittelijat,

pyynnöstä voit heittää hieman valaista todentamisen menetelmiä voidaan käyttää pelimerkki

* Mikä on paras todentaminen kieltä käytetään?
* Mitä kaikkea minun on huolehdittava siitä, että paras suunnittelu minun testbench ja olla kannettava, skaalattavat koko pelimerkkejä, jotta voin käyttää uudelleen suurin.
* Kuinka tarkistaa 3rd party IP:
n
Ajatuksiasi / oivalluksia todentamisen menetelmiä tarvitaan.

minun rukoukset,
oppia mikrosirujen suunnittelun vapaasti mitään maksuja ollenkaan!

sirujen suunnittelu helppoa

http://www.vlsichipdesign.com

 

[ljxpjpjljx]

Nyt System Verilog on erittäin hyvä todentaminen, OVM ja VMM, tämän kahden todentaminen menetelmät voit viitata!
Vaikka jos suunnitteluun liittyy joitakin algothrim, voit käyttää System C rakentaa mallinnus!

 

[dtn_me]

Viimeaikainen kehitys on System Verilog kuten todentaminen kieli lisätä siirrettävyyden ja uudelleenkäyttö TB ominaisuuksia.Viestinnän eri kerroksia TB, OVM menetelmä on parempi.

 

[ljxpjpjljx]

kuitenkin enintään nyt muutama yritys käyttää uusia menetelmiä!

 

[amar2k904]

Hei,

Todentamisen menetelmät valita riippuu suunnittelun ongelma käsillä.

1] monimutkainen Algorithmic suunnittelu
suunnittelu voi olla systemc / Verilog / VHDL
Voit rakentaa testbench vuonna systemc tarkistaa algoritmeihin malli

Kun olet vahvistanut algoritmin, muunna RTL käyttäen joitakin käyttäytymistieteellisen
synteesi työkaluja.käännytetyille RTL taas voidaan todentaa, joilla on samat
systemc testbench käytit tarkistaa behaviural algorimic mallia.
Samoin voit käyttää samaa testbench varten GLS samoin.
2] monimutkainen sdigital signaalinkäsittelyä suunnittelu
samaa menetelmää edellä mainittuja voidaan käyttää.
Ihmiset myös käyttää MATLAB tässä tapauksessa

3] Muut mallit
Olemme eri HVLS ja menetelmiä saatavilla tänään.

Vera on comletely muuttamassa osaksi systemverilog
specman e aikoo olla siellä jonkin aikaa.

Jos malli on uusi, se on aina parempi käyttää
systemverilog perustuvan tarkastuksen menetelmät OVM, VMM

molemmat menetelmät ovat tehokkaita ja joilla on hyvä tukea.
Koska molemmat menetelmiä käyttäen keskeisiä systemverilog
kielellä, jota dont on ongelma, joka kielellä.

Kun vertaa openvera ja specman e, molemmat ovat täysin
eri kielillä ja menetelmät rakennettu niistä soveltumattomia.
systemverilog ratkaisee tämän ongelman.ihmiset voivat rakentaa oman menetelmän
käytetään ydin systemverilog kieliSystemverilog on tulevaisuuden tarkastusvakuutus.

BR
Amar

 

[anant]

Molemmat VMM & OVM ovat hyvä suunnittelu testbenches käyttäen systemVerilog.
ovm tukee kaikkia kolmea suosittua kielet systemVerilog, SystemC ja e.
VMM tukee vain systemVerilog & suoritetaan VCS vain.

 

[dtn_me]

Kyllä.Voit sanoa, että menetelmät, valitsemme riippuu työkalun tai myyjä.
Jos käytämme Synopsys VCS, meillä voi olla valita VMM.Jos lähdemme kanssa Mentor, OVM on suositeltavin.

 

[powell_chow]

En tiedä, vähän vahvistusta.Mutta olen sitä mieltä, että SystemVerilog on paras valinta tarkastusvakuutus.

 

[paulki]

Hei,
Perustuen Tool kustannukset, ainutlaatuisuus (niin suunnittelu ja tarkastus) System Verilog on # 1 valinta on työkaluja saatavilla markkinoilla Behavioral Synthesis (Cadence C-to Silicon).Joten tämä voi auttaa sinua arkkitehtuurin - Design-tarkastus sulkeminen helposti.

Paul

 

[ashiram]

Nyt daya, Systemverilog on tullut erittäin suosittuja toiminnan tarkastusta.
Useimmat yritykset vaihtamatta Verilog testipenkki järjestelmän Verilog testipenkissä.
Erä monet OOPS käsitteitä otetaan käyttöön systemverilog saavuttamiseksi reuseability tietojen esineitä

Kiitos,
RAM

 

[jayTudu]

Käytä avoimen lähdekoodin työkaluja ....Nämä ovat todella cool .......

Mennä viisumitietojärjestelmään työkalu.VIS on LTL ja CTL malli tarkkailun .......