Tarvitsen apua Synopsys rajoitteita.

[swgchlry]

Kun synteesi design, yksi portti "reg [07:00] data" on InOut portti, pitäisi asettaa lähdön viivästymisestä tai Tuloviive tai molempia? Minä vain asettaa lähdön viivästymisestä "tietojen" huippumuotoilua, ja sitten SynDC ilmi, että jotkut päätepisteiden in sub suunnittelussa ei oltu asetettu max viive rajoite. Onko se herätti unenough constratins? Jos ei, mikä on ongelmana? thx

 

[jkfoo]

Koska InOut portti, sinun tulisi sisältyä sekä tulon ja lähdön viivästyminen portissa.

 

[cnspy]

Miten toteuttaa InOut portti? Ei käyttää tyynyjä?

 

[ic_design]

Koska digitaalinen pad, se oli parempi olla tulo tai lähtö pin.

 

[haosg]

parempi on asettaa sekä input / output viive constraitn, DC / pt / astro kaikki voi automaattisesti käsitellä sitä. En tiedä miksi, "jotkut loppupiste ei ole max viive constraitn" kun olet asettanut ouptut viive, jos ei ole lisätty PAD, sinun tulee käyttää "Z" toteuttaa kaksisuuntaisia

 

[tybhsl]

jos haluan simuloida muotoilu sisältää InOut signaali Active-HDL, mitä minun pitäisi tehdä?

 

[jinruan]

yksi portti "reg [07:00] data" on InOut portti ~~~~~~~~~~ Onko oikein määritellä InOut portti?