tarvitset apua VHDL-koodin syöttö 100 pistettä työ-koodin

[khamitkar.ravikant]

Hei kaikki
Olen suunnittelu koodi AES-järjestelmän
koska järjestelmä toimii 128bit tietojen ja 128 bitin keskeisten
Olen valmis kaikkiin moduulia, jotka työskentelevät tiedot tiellä 128 bittiä
mutta haluan syöttää ulkoiseen yrityksen muodossa 32bit
syöttää tekstiä kuin 32-bittinen tietojen syöttö simillerly keskeinen panos on 32 bittinen ja tuotos
on 32-bittinen.
joten kaikki tämä pitäisi tulla sisälle, kello syklit ja tuotannon pitäisi toimia, kun sisäistä logiikkaa
on ohi ja lähtöihin Kello synchronus tavalla.
joten tarvitsen apua tässä asiassa, jos jotkut kaveri help me please
Aion olla kiitollinen hänelle on tällaista apua.

Esimerkiksi koodi

nimellä
yksikköä ydin on
portti (CLK: in std_logic;
textIn: in std_logic_vector (31 downto 0);
keyIn: in std_logic_vector (31 downto 0);
textOut: out std_logic_vector (31 downto 0)
)
arkkitehtuuri RTL keskeisten on
signaali --------------------
aloittaa
prosessi (CLK)
muuttuja ---------- rekisterit --------
aloittaa
jos (CLK = '1 'ja clk'event) jälkeen
muuttujan tapausta kohti ilmoitus
end process;
lopussa RTL;

Älkää somebuddy auttaa minua.
minun logiikka ei toimi täällä
koska olen yrittänyt paljon.
kiitoksia paljon

 

[Blackjack]

khamitkar.ravikant kirjoitti:

Hei kaikki

Olen suunnittelu koodi AES-järjestelmän

koska järjestelmä toimii 128bit tietojen ja 128 bitin keskeisten

Olen valmis kaikkiin moduulia, jotka työskentelevät tiedot tiellä 128 bittiä

mutta haluan syöttää ulkoiseen yrityksen muodossa 32bit

syöttää tekstiä kuin 32-bittinen tietojen syöttö simillerly keskeinen panos on 32 bittinen ja tuotos

on 32-bittinen.

joten kaikki tämä pitäisi tulla sisälle, kello syklit ja tuotannon pitäisi toimia, kun sisäistä logiikkaa

on ohi ja lähtöihin Kello synchronus tavalla.

joten tarvitsen apua tässä asiassa, jos jotkut kaveri help me please

Aion olla kiitollinen hänelle on tällaista apua.Esimerkiksi koodinimellä

yksikköä ydin on

portti (CLK: in std_logic;

textIn: in std_logic_vector (31 downto 0);

keyIn: in std_logic_vector (31 downto 0);

textOut: out std_logic_vector (31 downto 0)

)

arkkitehtuuri RTL keskeisten on

signaali --------------------

aloittaa

prosessi (CLK)

muuttuja ---------- rekisterit --------

aloittaa

jos (CLK = '1 'ja clk'event) jälkeen

muuttujan tapausta kohti ilmoitus

end process;

lopussa RTL;Älkää somebuddy auttaa minua.

minun logiikka ei toimi täällä

koska olen yrittänyt paljon.

kiitoksia paljon

 

[mostafa_amer]

Hei,
Nämä ovat kaksi moduulia yksi tulo ja toinen tuotosta, myös ther n paketti sisältää vakioita linja leveydet (asetettu 128 ja 32).Olen tehnyt bihavioral simulointi ja ne toimivat hyvin, mutta testaa niitä uudelleen, ja haluaisin tietää teidän kommentteja

Ystävällisin terveisin,
Mostafa Amer
Anteeksi, mutta sinun täytyy kirjautua nähdäksesi tämän liitteen

 

[khamitkar.ravikant]

hi mostafa_amer
Olen erittäin kiittää Täysi teille tämän koodin
Oikeastaan tämä koodi juuri muutettu ja käyttää ja se toimi kunnolla.
Lisäksi yksi ongelma, olen päin voitteko auttaa minua?
itse kun olen tuottavan keyschedule on pyöreä näppäimet, joita käytetään aikana eri kierroksilla he eivät saa kunnolla Hyväksytty se on mahdollista, voit katsoa sen ongelman.
Aion lähettää tiedostoja sähköpostisi tunnus, jotta voit vastata minulle tästä.
se on ok.
Kiitos ystävällisesti auttaa.Lisätään 1 minuuttialease let me know your mail id ok.

 

[vikasbb]

Hei

Mielestäni u on kirjoittaa prosessi lausuman 3 kertaa, joista
ensimmäinen kellon transistion
sekunnissa ur Mikronesian / kunnossa
kolmas luovutus Mikronesian O / P lähtöön muuttuja ...

joten kaikki nämä prosessin estää excuting rinnakkain ...