Tarvitsetko apua testipenkki käyttäen ristikko ohjelmisto

[david119]

Hi everyone, olen käyttäen hila Semiconductorin ispLEVER Starter ohjelmisto työskennellä FPGA projekti. Tämä on minun ensimmäinen FPGA projekti ja en tiedä miten ajaa toiminnallinen simulointi tarkistaa logiikkaa käyttäen VHDL malli. Olen koonnut VHDL malli että ohjelmisto syntyy sanan ja liittää sen. On kolme tuloa kellon reset, ja salpa. Ja on 29 lähtöä. Lähtö on binäärimuodossa aikaa 0:00:000. Aivan kuten sekuntikello. Minun ongelmani on että en tiedä mitä lisätä VHDL malli. Minun täytyy tuottaa jatkuva kellosignaalin jälkeen määräajoin nollata ja salpa signaaleja. Kaikki apu olisi kiitollinen Kiitos jo etukäteen

 

[lucbra]

Moi, Vinkkejä: 1. Lisää prosessi, joka kuvaa kellon. 2. Lisää jotkut ärsykkeet (väittävät / de-puolustaa Reset & lukko) 3. Katso käyttäytymistä lähdöt