tarvitsevat apua VHDL kehittäjä?

S

senthilkumar

Guest
Hai. Kirjoitan koodin näin kirjasto IEEE; käyttää IEEE.STD_LOGIC_1164.ALL, käytä IEEE.STD_LOGIC_ARITH.ALL, käytä IEEE.STD_LOGIC_UNSIGNED.ALL - kommentit seuraavat rivit käyttää ilmoituksia, jotka ovat - säädetyt instantioimalla Xilinx alkukantaiset komponentit . - Kirjasto UniSim - käyttää UNISIM.VComponents.all; kokonaisuus VGA Port (clk_raw: in std_logic; Vsync: ulos std_logic; vaakasuoran synkronoinnin: ulos std_logic; r: out std_logic_vector (1 downto 0); g: out std_logic_vector (1 downto 0), b: out std_logic_vector (1 downto 0)); loppuun VGA, arkkitehtuuri Behavioral VGA on vakio CounterXMax: kokonaisluku: = 767; - jatkuva CounterYMax: kokonaisluku: = 31; signaali clk_div: std_logic_vector (1 downto 0) ; signaali CLK: std_logic; signaali CounterX: std_logic_vector (9 downto 0), signaali CounterY: std_logic_vector (9 downto 0), signaali vga_HS: std_logic; signaali vga_VS: std_logic, alkaa prosessi (clk_raw) alkaa jos (clk_raw "tapahtuma ja clk_raw = '1 ') sitten clk_div
 
u haluavat luoda ajoitus VGA, eikö? Olen kirjoittanut yhden, joka on samanlainen Urs mukaan ITU-RBT 601, ja käytän quartusii. En voinut ymmärtää ur koodi. u voisi kirjoittaa minulle, ja voimme keskustella asiasta
 
jotkut funcation ei ole käytettävissä, voit ref IEEE kirjasto
 
jonka linjat ovat 78 ja 79? Muista ihmiset ovat laiskoja ja eivät halua hafta etsiä .. jelydonut
 
yrittää käyttää jos-lauseen sijaan to_bit () esim. jos cond vga
 
Muuntaminen toiminto to_bit () in std_logic_1164 pakettia ei koske Boolean operandin. Et voi ylikuormittaa se toteuttaa mitä haluat.
 
[Quote = senthilkumar] Hai. signaali vga_HS: std_logic; signaali vga_VS: std_logic; vga_HS
 
Hai. Kirjoitan koodin näin kirjasto IEEE; käyttää IEEE.STD_LOGIC_1164.ALL, käytä IEEE.STD_LOGIC_ARITH.ALL, käytä IEEE.STD_LOGIC_UNSIGNED.ALL - kommentit seuraavat rivit käyttää ilmoituksia, jotka ovat - säädetyt instantioimalla Xilinx alkukantaiset komponentit . - Kirjasto UniSim - käyttää UNISIM.VComponents.all; kokonaisuus VGA Port (clk_raw: in std_logic; Vsync: ulos std_logic; vaakasuoran synkronoinnin: ulos std_logic; r: out std_logic_vector (1 downto 0); g: out std_logic_vector (1 downto 0), b: out std_logic_vector (1 downto 0)); loppuun VGA, arkkitehtuuri Behavioral VGA on vakio CounterXMax: kokonaisluku: = 767; - jatkuva CounterYMax: kokonaisluku: = 31; signaali clk_div: std_logic_vector (1 downto 0) ; signaali CLK: std_logic; signaali CounterX: std_logic_vector (9 downto 0), signaali CounterY: std_logic_vector (9 downto 0), signaali vga_HS: std_logic; signaali vga_VS: std_logic, alkaa prosessi (clk_raw) alkaa jos (clk_raw "tapahtuma ja clk_raw = '1 ') sitten clk_div
 
u haluavat luoda ajoitus VGA, eikö? Olen kirjoittanut yhden, joka on samanlainen Urs mukaan ITU-RBT 601, ja käytän quartusii. En voinut ymmärtää ur koodi. u voisi kirjoittaa minulle, ja voimme keskustella asiasta
 
jotkut funcation ei ole käytettävissä, voit ref IEEE kirjasto
 
jonka linjat ovat 78 ja 79? Muista ihmiset ovat laiskoja ja eivät halua hafta etsiä .. jelydonut
 
yrittää käyttää jos-lauseen sijaan to_bit () esim. jos cond vga
 
Muuntaminen toiminto to_bit () in std_logic_1164 pakettia ei koske Boolean operandin. Et voi ylikuormittaa se toteuttaa mitä haluat.
 
[Quote = senthilkumar] Hai. signaali vga_HS: std_logic; signaali vga_VS: std_logic; vga_HS
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top