Tiedustelut kirjoittamiseen veriloga

S

suling

Guest
Oli alkanut oppia kirjoittamaan veriloga. Kuitenkin ollut ongelmia seuraavat. Olisiko hyvä, jos joku voi auttaa. 1) Onko olemassa mitään rajaa kuinka monta linja on määrittele moduulin? Oliko lisätään 4 linja-autot, b, c ja d ja syntaksi virhe, jossa "Suurimmat sallitut virheet ylitetään." Kuitenkin virhe häviää kun poistat c ja d linja. 2) Miten välittää parametrin kunkin bussi? Ovatko seuraavat koodit OK? aina @ () tapaus () 2'b00: voitto = 25; 2'b01: saavat = 20; 2'b10: voitto = 15; 2'b11: voitto = 20; endcase Ilmoitathan.
 
Oli kirjoittanut pienen moduulin seuraavasti ja virheet nopeasti. Olisiko hyvä, jos joku voi kertoa minulle mitä virhe merkitsee. Tavoitteena on siirtää valintaa ja Ouput arvon mukaisesti. Kuitenkin syntaksivirheitä näkyy: "löydettyjen virheiden haamu aikana SpectreHDL käännöksen. Veriloga.va, rivi 28:" (V (en [1] == V (vdd12)) && (V (en [0]) == V ( vdd12)))
 
Hei, niin pahoillani, typo virhe viestin, kiinnike on siellä veriloga koodaus. Kuten näkyy ilmoitus, "in" on tulo, en ole sitten bussilla.
 
No Molemmat "in" ja "en" on bussi oman ilmoituksen. Seuraavassa on oma vakuutus.
Code: 
 input [01:00] en, ja, sähkö [01:00] en, in,
Click to expand...
 
Hei, kiitos neuvoista. Funktio tämän moduulin on periaatteessa toteuttaa, 2 bittiä panos en, sitten määrittää C-arvo. Teho on V (in), kun en = 00, 2 * V (in), kun en = 01, 3 * V (in), kun en = 10 ja 4 * V (in), kun en = 11. Oli yrittänyt poistaa bussi asia, mutta syntaksivirhe jatkuu. veriloga.va, linjan 32: "(V (fi [1] == V (vdd12)) && (V (fi [0]) == V (vdd12)))
 
Hei, pancho_hideboo, oli lukenut läpi oman append. Koska olen uusi tässä, joskus tunnen melko hämmentävä syntaksia ja rajoitusta veriloga kuin comapred ja verilogams. Onko olemassa keinoja / auttaa, että voin viitata tarkistaa läpi koodi kuvauksen virheitä selvästi. [Size = 2] [color = # 999999] Lisätty jälkeen 2 tuntia 6 minuuttia: [/color] [/size] Hei, tarvitsen apua. Oli muuttunut koodi sopeuttaa suurempaa joustavuutta, mutta syntaksivirhe kuvan veriloga.va, rivi 10: "input [` Nbits
 
Hei, me voimme olla useita assign muuttujia tapaus tai muu selvitys? Onko jätä lausuma veriloga? Funktio Tämän moduulin on valita vahvistuksen ja NF riippuen bitit g_ctl jos lna_en on "suuri", muuten LNA ilmoitetaan vammaisiksi. syntaksivirheitä näkyy: veriloga.va, rivi 47: "0: saavat = 39; nf = 2,37;
 
Tee vähintään pyrkimyksiä ennen lähettämistä kysymyksiä. [Quote = suling] Hei, me voimme olla useita assign muuttujia tapaus tai muu selvitys? Onko jätä lausuma veriloga? [/Quote] En ymmärrä mitä haluat tarkoittaa. [Quote = suling] veriloga.va, rivi 47: "0: saavat = 39; nf = 2,37;
 
Hei, pancho_hideboo, todella sekava, ei tiedä mikä dokumentti seurata. Oli yrittänyt seurata lähellä esimerkkejä liitteenä luentomuistiinpanot alla, eivät näe alkaa tapauksessa.
 
[Color = red] ongelmasi ole mitään yhteyttä "RF, Mikroaaltouuni, Antennit ja Optiikka". Se on korkeintaan erittäin helppo kieli syntaksi ongelma. [/color] Suosittelen teille lähettää kysymyksiä http://www.designers-guide.org/Forum/YaBB.pl?board = verilogams
"Cadence Verilog-Language Reference" ei "Training Manual" [/color], koska se näyttää sinulla on Cadence Spectre. Tai katso http://edocs.soco.agilent.com/display/ads2009/Analog+Block+Statements Sinun pitää käyttää "Sequential Block Statement". Tämä pätee "jos", "for", "mutta", "tapaus ~ endcase" jne. Vaatimus "Sequential Block Statement" on [color = red] hyvin hyvin hyvin järkeä [ / color] millä tahansa kielellä, kuten C-Languge, Pascal, Verilog-D, jne. Tämä on syy miksi ei ole selvää mainintaa siitä "Sequential Block Statement" in "Training Manual". Jälleen varmasti katso "esimerkki" on liitteenä luku http://www.designers-guide.org/Forum/YaBB.pl?num=1266186403/3 # 3
Click to expand...
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top