Tietoa kriittinen polku ja report_timing

[ASIC_intl]

Hei

Olen suunnittelua.Olen käyttäen Design Compiler synteesin.Tiedän, että suunnittelu on yksi kellon suunnittelua.
Miten näen löysällä arvo kriittisen polun minun suunnitteluun.

Tarvitseeko minun luoda polun ryhmä koostuu kaikkien d-panokset d-flops minun desogn sen johdosta, kun käytät report_timing komentoa?

Kiitän
Puolijohderatkaisuja

 

[iwpia50s]

report_timing pitäisi automaattisesti jakaa ajoitus osaksi polkua ryhmiin.Mitä olet kiinnostunut on reg2reg.

 

[silencer3]

saada reg2reg ajoitus,

1.set_false_paths-osoitteesta [all_inputs]
set_false_paths-to [all_outputs]

2.käyttö group_path ja ryhmän kaikki panokset ja tuotokset (paitsi tulo ja lähtö kellojen) yhdeksi IO_PATHS ryhmään.Nyt se näyttää reg2reg yhtenä ryhmänä ja IO polkuja yhtenä ryhmänä.helppo analysoida

 

[ASIC_intl]

HiFi silencer3 & iwpia57

Miksi u haluta luoda erilaisia polkuja ryhmiä tällä tavalla?Jopa report_timing on itse raportin ajoitus reitit kellon polku ryhmän suunnitteluun?

Olen kerran koottu kaikki polut päästä d-panokset kaikki flops suunnittelussa.Sitten käytin report_timing.Report_timing komennon jälkeen seurasi kaksi polkua ryhmissä.Yksi polku ryhmä on polku ryhmä (nimi polun Group: DINPUTS) loi kaikki D-panokset floppeja ja toinen polku ryhmä (nimi polun Group: Clock_i) nykyisille kellon suunnittelussa.

Nyt vastaava reg_to_reg kriittiset polut olisi ilmoitettava sekä DINPUTS ja Clock_i polku ryhmiin, koska reg_to_reg polut ovat yhteisiä sekä edellä polku ryhmiä.Mutta mietinnön jälkeen report_timing Löysin polkuja ilmoitettu poikkeavat täysin siitä DINPUTS pathgroup ja Clock_i polku ryhmään.Voiko u selittää harhaluulo?

Terveisin.