tulkkaus I / O-parametrit

[KoRGeNeRaL]

Hi all,

Olen yrittänyt käyttää 74lvc4245 tasolla shifter siirtää jännitetasot on 8bit tiedot linjat välillä 3.3V FPGA (max ii) ja 5V LCD.En voinut päättää, jos nykyinen rajoittamalla vastuksia tai jotain muuta tarvitaan näiden yhteyksien alla:

1 - Yhteys BTW.että FPGA ja tasoa shifter
2 - Yhteys BTW.tason shifter ja LCD

Ja tässä ovat liittyviä lomakkeissa ja sivujen numerot, jotka liittyvät tiedot.

FPGA milloin sivua .. 74 ..
74lvc4245
Ei ole mitään tietoa I / O-virrat vuonna LCD tekninen niin
en ole Antaessaan url täällä.

Haluaisin todella appretiate jos joku voisi näyttää minulle, miten interprete näiden I / O-parametreja, kun liität I / O-nastojen näistä IC:
n yhdessä.

Regards ...
Last edited by KoRGeNeRaL 21 Sep 2008 20:20, muokattu 3 kertaa yhteensä

 

[Audioguru]

Sen tuotannosta menee vähän niin se on uppoamassa.Se ei voi olla logiikka matala, jos virta on yli 4mA.

 

[Kr]

KoRGeNeRaL,
Audioguru on oikea.Iol on enimmäisvirrasta, että laite voi vaipua samalla säilyttäen tietyn arvo Vol.
.
Jos laite on sourcing Iol, sitten Iol on enimmäisvirrasta, että laite voi lähde säilyttäen tietyn VOH.
Terveisin,
Král
Terveisin,
Král

 

[KoRGeNeRaL]

Kiitos vastauksista.Luin kysymykseni uudelleen ja keksin, että i väärin kysymykseeni.

Aion kysyä uuden kysymyksen ymmärrä tätä I / O nykyinen rajoittamalla kamaa selkeämmin käyttämällä erityisiä ICS.

Katso ensimmäinen viesti uudelleen nähdä uuden kysymyksen.

 

[Kr]

As I understand the 74LVC4245A data sheet, port A is the 5V Port.

Koska LCD on 5V laite olisi kytketty satamaan A. FPGA olisi yhdistetty satamaan B, joka on 3V satamaan.Sinun ei tarvitse käyttää nykyistä rajoittamalla vastukset.Sekä tulo-ja lähtö jännitteet, että 4245 tulee olemaan yhteensopivia laitteita, joihin ne on liitetty The FPGA panos panos vuoto nykyinen on vain 10uA jotka eivät enää ole ongelma, että 4245.Olen olettaen, että LCD-laite voi myös käsitellä 10uA sen tuotannon nastat.
Terveisin,
Král

 

[KoRGeNeRaL]

Kiitos vastauksesta.

Sikäli kuin ymmärrän teidän viimeinen viesti, ellei sovellettu jännite ei ylitä suositeltua arvot tekijä, tai toisin sanoen, että jännitteen taso on compabitle, nykyinen rajoittamalla vastus on tarpeeton.Onko se oikein?Tai thats vain pätee CMOS panoksia?

Vielä yksi asia.Tiedän, että CMOS tuotantopanosten uppoavat hyvin alhainen määrä käytettävän vakaassa tilassa, mutta ne tarvitsevat huomattavan määrän nykyisen aluksi latauksen panosta kapasitanssi.Miten varmistan, että alkuperäinen vaatimus tämän latauksen kondensaattori eivät vahingoita tuotoksen minun IC se ylittää sen max.tuotannon nykyinen taso?

 

[Kr]

KoRGeNeRaL,
Olet oikea osalta nykyinen rajoittamalla vastukset.Niin kauan kuin jännitetasot ovat yhteensopivia, ei ole tarvetta nykyisen rajoittamalla vastukset.Tämä pätee riippumatta siitä, CMOS on jo käytössä tai ei.
.
Sikäli kuin huoleenne ylittää ulostulovirta valmiuksia on FPGA on kaksi toivetta:
1 vaikutus kapasitanssi on nousua ja laskua kertaa
2 vaikutus kapasitanssi on valta hajottaa vuonna tuotoksen drivingt transistorit on FPGA.Tämä voidaan arvioida yhtälöstä P = C (Vcc) ^ 2 f (kunkin output).Epäilen, että tämä hajoamista on osaltaan merkittävä määrä koko laitteen hajoamista.Haluan seurata seuraavista linkeistä alkaen käyttöturvallisuustiedote Lisätietoja:
.
Ymmärtäminen ja arviointi Power in MAX II Devices
PowerPlay Power Analysis
.
Terveisin,
Král