M
mindstream
Guest
Hei ystävät minun projektini on vaihe, jossa saan 8 näytettä 32 bittiä per kellojaksoa (sanoa x (0), x (1 ).... x (7) [ / b] in Ensimmäinen sykli, x (8), x (9 ),... x (15) in toinen sykli kuin että ) yhteensä i hav 8 asettaa tällaisia näytteitä (esim. Yhteensä 64 näytettä ) Minun täytyy ryhmittää kaikki nämä 64 näytettä ja sitten lähettää ne siinä järjestyksessä x (0 ), x (8), x (16 ),.... x (56) in Ensimmäinen sykli, x (1), x (9), x ( 17 ),....... x (57) in toinen sykli jne.. niin yhteensä 16 kierrosta. Kirjoitin verilog koodi sama minun hanke, mutta se päätyi käyttämällä lähes 20-25% varoista (joista suurin osa kuluu flipflops) joita minulla ei ole varaa, koska on olemassa muita koodeja, yhteensä kestää jopa lähes 80% FPGA. niin on olemassa tapa voin käyttää jaetaan RAM tähän tarkoitukseen niin antaa yhtä paljon alhainen käyttöaste mahdollisimman Olen käyttäen Spartan 3 XC3S400 FPGA kanssa 4MHz kellon. Voiko joku auttaa minua tässä?