Uudet Digital Design ja synteesi ... joitakin kysymyksiä minulla on.

[dexter_ex_2ks]

Hei kaikille

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Minulla on muutamia kysymyksiä Digital Synthesis.Tiedän, että synteesi voidaan tehdä Synopsys (tämä on yksi tapa on enemmän).Mitä eroa on Design Analyzer and Design Compiler?Onko joku kuulu muihin?Siitä, mitä on ja mitä on toinen?Ja mikä on VCS?Ja Ise varten?Joista yksi on RTL koodausstandardeja, synteesi, simulointi-, valvonta, ja luultavasti asettelu.

Thanks in advance.

 

[viju]

Hei,
1.
Disign visio on GUI versiosta DC.DC sisältää Design visio.Voidaan GUI pohjainen työkalu ei ole niin tehokas kuin DC komentoriviksi versio.

2.
VCS on simulato alkaen Synopsys.Se tukee Verilog, VHDL ja kaikki kaikkein kaikki HVLs (hardware todentaminen kieliä ... kuten System Verilog, System C, Vera, c käyttöliittymä ... ja tulevaisuudessa "e")

3.
Ise on Xilinx Inc. Sitä käytetään synteesi, P & R ja bittivirta sukupolven Xilinx FPGA ja CPLDs.Vaikka DC voidaan käyttää ASIC (joka perustuu libaries) ja DC-FPGA varten FPGA vain tuetuilla myyjät (esim. Xilinx, @ ltera jne.) ja tuetuilla laitteilla.

4.
N: o työkalu tarvitaan RTL koodausstandardien ...sinun täytyy kirjoittaa koodi joka editors.
Saat synteesi, olen edellä jo mainittiin.Tarkastusta varten (toiminnallinen) ja simulointi VCS on käytössä.

toivomme, että tämä auttaa .....

 

[dexter_ex_2ks]

Paljon kiitoksia, teidän vastausta.
Joten Ise on Xilinx, ymmärsin kyllä.Itse asiassa halusi tietää, mitä on IC-Compiler (vuodesta Synopsys) ei Ise (minun virhe), mutta on hyvä tietää.
Joten nyt olen käyttäen (jos olen opiskelu) Ikaros Verilog (it's a vapaa Verilog kääntäjään GtkWave näkyvät simulointi tutkimuskerroilla Icarus Verilog voi syntetisoimiseksi Verilog portille tasolla, I belive se Edif muodossa.) Mutta en tiedä mitään väline, jota voi lukea, että formaatti (Tarkoitan, näyttää kaavamaisen, että portti-taso).Pyydän minun yliopiston mitä välineitä ne ovat opiskelua varten.
Joten minulla on vielä yksi kysymys, Synopsys IC kääntäjään, säilä, PrimeTime, cosmosscope mitä on?

Ja olen ymmärtänyt, että minun on joitakin teknologian tiedosto synteesi (haluan oppia, miten se on syntesoiduista minun Verilog-koodi, ja sen jälkeen ajanpuutteen vuoksi, vain tutkimus).

Onko tekniikka tiedostoja ilmaiseksi (opiskelua varten).Ja mistä voin ladata niitä?

Kiitos etukäteen, ja toivotan teille on hyvä päivä!

 

[viju]

Hei,
Edif tiedosto tukee monia työkaluja.Saat exmple OrCad kaavamaisen talteenotto (kaavamaisen ja PCB-suunnittelu ohjelmistot) pystyy avata tätä tiedostoa.Edif on hyvin comman standardin eri teollisuuden aloilla.

En tiedä välineitä kuten "säilä" ja "cosmosscope" ...Tiedän PrimeTime.Primeime on Staattinen ajoitus ananlysis (STA) työkalun Synopsys.Se on maailman suosituin eda väline STA.On Infact sign-off-työkalu sta.

Jotta teknologia kirjaston ..sinulla voi olla joitakin yliopistojen sivustoja ...kuten Oklahoma State University.
osoitteessa: http://avatar.ecen.okstate.edu/projects/scells/
Voit ladata.

 

[Salma ali Bakr]

dexter_ex_2ks wrote:Onko tekniikka tiedostoja ilmaiseksi (opiskelua varten).
Ja mistä voin ladata niitä?Kiitos etukäteen, ja toivotan teille on hyvä päivä!

 

[santhosh007]

dexter_ex_2ks wrote:

Paljon kiitoksia, teidän vastausta.

Joten Ise on Xilinx, ymmärsin kyllä.
Itse asiassa halusi tietää, mitä on IC-Compiler (vuodesta Synopsys) ei Ise (minun virhe), mutta on hyvä tietää.

Joten nyt olen käyttäen (jos olen opiskelu) Ikaros Verilog (it's a vapaa Verilog kääntäjään GtkWave näkyvät simulointi tutkimuskerroilla Icarus Verilog voi syntetisoimiseksi Verilog portille tasolla, I belive se Edif muodossa.) Mutta en tiedä mitään väline, jota voi lukea, että formaatti (Tarkoitan, näyttää kaavamaisen, että portti-taso).
Pyydän minun yliopiston mitä välineitä ne ovat opiskelua varten.

Joten minulla on vielä yksi kysymys, Synopsys IC kääntäjään, säilä, PrimeTime, cosmosscope mitä on?Ja olen ymmärtänyt, että minun on joitakin teknologian tiedosto synteesi (haluan oppia, miten se on syntesoiduista minun Verilog-koodi, ja sen jälkeen ajanpuutteen vuoksi, vain tutkimus).Onko tekniikka tiedostoja ilmaiseksi (opiskelua varten).
Ja mistä voin ladata niitä?Kiitos etukäteen, ja toivotan teille on hyvä päivä!