vaikutus käyttömäärä on kello tehohäviö

[a_shirwaikar]

Hei, halusin tietää, jos käyttömäärä kellosignaalin vaikuttaa suoraan tehohäviö?? käyttömäärä olisi määritellä keskimääräinen jännite yli vuorokauden ajan, joten tehohäviö esiintyvä takia kellon tehohäviö riippuu sama, eikö? Kaikki apu olisi tervetullutta. Kiitos!

 

[Georgy]

Kun riippuvuus tilanne voi olla tai ei. Mikä on järjestelmän oman hakemuksen?

 

[leo_o2]

Puhdas logiikka piiri, sen vaikutus on pieni, jos käyttömäärä ei ole lähellä 0 tai 100%.

 

[Teddy]

Anna harkita CMOS. Jos rehu 50%: n kuormituksella kellon invertteri Mikä on keskimääräinen virta läpi vaihtosuuntaajan ammentaa virtalähde? Muuta sitten käyttömäärä on 90% ja 10% näet ero on miniskule. Tämä johtuu CMOS se ei ole riippuvainen jännitteen kannalta, vaan siirtymiä. Jos sinulla on 0% tai 100% dutycycle sama invertteri on IDD = 0. Mutta kun muutat kytkentätaajuutta IDD muuttuu myös. Kyllä, kun sinua VDD siirtyy 1V 5V IDD muuttuu myös. Syy on, että virrankulutus CMOS invertterin on enimmäkseen rajat virrat välillä VDD ja GND (I laiminlyödä periminen portti jne.)

 

[a_shirwaikar]

Se on totta .. Mutta entä yksinkertainen tehohäviö kellosignaalin takia siirto johto vastus / impedanssi? lämpönä tai muita tekijöitä? Onko se ihan mitätön? ja wouldnt että riippuu keskimäärin kellon jännite yli ajan? Olen unohtamatta CMOS invertterin ajatuksissani täällä ja keskitymme pelkästään lisäysaineiston kellosignaalin läpi lanka rajallisten fyysistä kestävyyttä ..

 

[leo_o2]

Analyysi edellä ota mitään vuotoja laite, joka pätee vanha prosessi. Kuitenkin syvä osa-mikro prosessi, vuoto on tulossa isompi ja isompi. Jos tämä vuoto katsotaan, käyttömäärä voi vaikuttaa virrankulutus. Ja langan vastus edistää myös enemmän virrankulutusta.

 

[Georgy]

ja langan vastus edistää myös enemmän virrankulutusta.

Jos vaijerin pituus on suuri. Aktiivinen vastus on erittäin pieni, reaktiivinen vastus ei virrankulutus.

 

[Teddy]

Kuormituksen vaikutuksia tai vuoto eivät ole vähäpätöisiä - Sain yksinkertaistettu. Mutta samaan aikaan - vuoto on suuri, jos menet alle 65 nanometrin (epäilen täällä eivät mitään tuollaista) kapasitiivinen kuorma - mitä se tekee? hidastaa reunat koska lähtö transistorit ovat veloittaa kuorman. Joten vaikka en paljon yksinkertaisempaa sitä edelleen hallussaan. Mielestäni tämä on hyvä paperi: focus.ti.com/lit/an/scaa035b/scaa035b.pdf

 

[a_shirwaikar]

kiitos Teddy .. on u sai enää linkkejä hyviä kirjoituksia virrankulutus CMOS IC: n ja menetelmiä minimoida samalla?

 

[grvkpr18]

Tämä riippuu siitä, onko suunnittelu on taso laukeaa tai reuna laukaisee

 

[RCinFLA]

CMOS portit, keskimääräinen taajuusmuuttajan virta on C * V * F, jossa C on tulo kapasitanssi, V on jännite, ja F on kellotaajuus. Se on sama kaikille käyttömäärä ja virtapulsseja tapahtua siirtymiä. Näin saadaan kokonaisteho kuin CFV ^ 2, unohtamatta vuoto. Vuoto tulee merkittävä asia syvä submicron prosesseja. Se alkaa tulla todellinen ongelma 90 nm ja pienempi geometria. Monet submicro IC: n on useita Gate oksidi paksuudet ohjata portin kynnyksen. Alempi kynnys saadaan nopeammin laitteita mutta suurempi vuoto. Korkeampi kynnys tuottaa pienempi vuoto mutta hitaammin laitteet. Paksumpi oksidi on myös tarpeen nostaa jännitettä I / O. Saat monimutkainen IC kellon puu voidaan signficant lisätoiminto yleiseen sirun tehonkulutusta. Branch kello gating työskentelee sulkea kellon passiiviseksi toiminnalliset lohkot IC virran säästämiseksi.