S
spriteice
Guest
Hi All,
Tällä hetkellä olen tekemässä kanssa hankkeen, jossa käytetään 5 Virtex 2 FPGA (A, B, C, D, E).FPGA-E saa tietoja tietokoneen kautta PCI-väylä ja jakaa tietoja samalla tavoin 5 FPGA.Kussakin FPGA on 10 jalostukseen yksikköä tulevia tietoja.
Koska 5 FPGA suorittavat saman logiikan (FPFA E suorittaa yhden tehtävän --- kommunikoida tietokoneeseen PCI-väylä).Ne samat VHDL-lähdekoodia ja sama ajoitus rajoitukset.Ainoa ero niiden välillä on nastajärjestys.
Mutta yllättävää, eri Pin Assignments aiheuttaa suuria ongelmia minulle.
Kellon ajan rajoitus on asetettu 144Mhz (4 * 36MHz, laivalla oskillaattori) aluksi.Viimeistelyn jälkeen P & R, FPGA E tapasi tämän 144Mhz vaatimus, mutta kaikki muut 4 FPGA epäonnistui.On melko yllättävää, sillä FPGA E sisältää enemmän logiikkaa ja käyttää enemmän siivut kuin muut 4 FPGA.
Joten olen vähentänyt kellon ajan 108MHz ja redo P & R, B, C, D.Tällä kertaa FPGA B & E-hyväksytty.Mutta & C vieläkään.Olin vähentää 2 Processing yksiköt & C, jotta ne käydessä 108MHz.
Olen melko uusi FPGA ja ei ole aavistustakaan siitä, että miksi saan tällaisia outoja tuloksia.Auttakaa minua ja jättää minut neuvoja ongelman ratkaisemiseksi.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Räpyttää" border="0" />Kiitoksia paljon.
Tällä hetkellä olen tekemässä kanssa hankkeen, jossa käytetään 5 Virtex 2 FPGA (A, B, C, D, E).FPGA-E saa tietoja tietokoneen kautta PCI-väylä ja jakaa tietoja samalla tavoin 5 FPGA.Kussakin FPGA on 10 jalostukseen yksikköä tulevia tietoja.
Koska 5 FPGA suorittavat saman logiikan (FPFA E suorittaa yhden tehtävän --- kommunikoida tietokoneeseen PCI-väylä).Ne samat VHDL-lähdekoodia ja sama ajoitus rajoitukset.Ainoa ero niiden välillä on nastajärjestys.
Mutta yllättävää, eri Pin Assignments aiheuttaa suuria ongelmia minulle.
Kellon ajan rajoitus on asetettu 144Mhz (4 * 36MHz, laivalla oskillaattori) aluksi.Viimeistelyn jälkeen P & R, FPGA E tapasi tämän 144Mhz vaatimus, mutta kaikki muut 4 FPGA epäonnistui.On melko yllättävää, sillä FPGA E sisältää enemmän logiikkaa ja käyttää enemmän siivut kuin muut 4 FPGA.
Joten olen vähentänyt kellon ajan 108MHz ja redo P & R, B, C, D.Tällä kertaa FPGA B & E-hyväksytty.Mutta & C vieläkään.Olin vähentää 2 Processing yksiköt & C, jotta ne käydessä 108MHz.
Olen melko uusi FPGA ja ei ole aavistustakaan siitä, että miksi saan tällaisia outoja tuloksia.Auttakaa minua ja jättää minut neuvoja ongelman ratkaisemiseksi.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Räpyttää" border="0" />Kiitoksia paljon.