vakaa sigma-delta-modulaattori

[samvelc]

Hi all,
Mitä se tarkoittaa - että sigma-delta-modulaattori on vakaa.
Ja miten sen voi tarkistaa?

Kiitos.

 

[mikersia]

sigma-delta-modulaattori (SDM) on analoginen estää negatiivinen palaute.Se voi sisällyttää yhden ja useamman integraattoreiden vuonna silmukka, niin se voi johtaa unstability tilauksista, enemmän kuin 2.
Architectoral valinta on tärkeää, että korkean jotta SDM.Parempi kouluttaa asiasta erikoispaperimarkkinoita, - on olemassa paljon mahdollisuuksia rakennettu korkea jotta vakaa SDM.

 

[samvelc]

mikersia wrote:

sigma-delta-modulaattori (SDM) on analoginen estää negatiivinen palaute.
Se voi sisällyttää yhden ja useamman integraattoreiden vuonna silmukka, niin se voi johtaa unstability tilauksista, enemmän kuin 2.

Architectoral valinta on tärkeää, että korkean jotta SDM.
Parempi kouluttaa asiasta erikoispaperimarkkinoita, - on olemassa paljon mahdollisuuksia rakennettu korkea jotta vakaa SDM.

 

[mikersia]

On ehdoitta vakaa arkkitehtuurit,
esim. Mash,
jossa korkea jotta rakenteet toteutetaan lähtökohtana on ensimmäinen-toinen tilaukset SDM.Sitten voit ottaa parhaiten soveltuva rakenne on valtava määrä kuvattu kirjallisuudessa, ja
voit tietenkin tehdä käyttäytymistieteellisen simulaatioiden kanssa MathLab omaan rakenteeseen.Vuonna Cadence ympäristö on mahdollista käyttää Verilog-A kirjoittaa käyttäytymistieteellisen mallin.Behavioral malli voidaan kirjoittaa myös standardi Verilog DC signaalin.Lisätty jälkeen 11 minuuttia:Analogiset simulointi on myös mahdollista, ei monimutkaisia rakenteita.Mutta se on parempi yksinkertaistaa yleistä kaavamaisen, korvaaminen todellinen Kaavio OAS, vertaimet, logiikan komponenttien on yksinkertaistettu malleja, kuten kuvassa
Lisätty 2 minuutin kuluttua:http://images.elektroda.net/87_1242205769.jpg

 

[samvelc]

mikersia wrote:

On ehdoitta vakaa arkkitehtuurit, esim. Mash,

jossa korkea jotta rakenteet toteutetaan lähtökohtana on ensimmäinen-toinen tilaukset SDM.
Sitten voit ottaa parhaiten soveltuva rakenne on valtava määrä kuvattu kirjallisuudessa, ja

voit tietenkin tehdä käyttäytymistieteellisen simulaatioiden kanssa MathLab omaan rakenteeseen.
Vuonna Cadence ympäristö on mahdollista käyttää Verilog-A kirjoittaa käyttäytymistieteellisen mallin.
Behavioral malli voidaan kirjoittaa myös standardi Verilog DC signaalin.
Lisätty jälkeen 11 minuuttia:
Analogiset simulointi on myös mahdollista, ei monimutkaisia rakenteita.
Mutta se on parempi yksinkertaistaa yleistä kaavamaisen, korvaaminen todellinen Kaavio OAS, vertaimet, logiikan komponenttien on yksinkertaistettu malleja, kuten kuvassa

Lisätty 2 minuutin kuluttua:
http://images.elektroda.net/87_1242205769.jpg

 

[mikersia]

Vakaus análisis on SDMs - on ihania teemoja paljon väitöskirjoja.Yksinkertaistettu analyysi voi käyttää diskreetti aika (z-domain) pienet signaalin siirto-toiminto, joka on järjestelmän taajuusvaste.Mutta nonliner quantizer palautteessa loop luo signaalin riippuvainen vakauden ongelma.Niin puolella analyyttinen tutkimus on parempi lukea erityispainos kirjallisuus, alkaen tekijät JC Candy ja RM Gray.Katso liitteenä paperit myös.
Tutkimaan yksi konkreettinen toteuttaminen on parempi käyttää käyttäytymiseen tai Spice simulointien jopa DC signaalin.Tässä tapauksessa huomio tuotoksen Integraattori jännite antaa vastauksen.Ensinnäkin kriteerien puuttuessa jännite saturaatio aikana muutama jakso, - palaute olisi voimassa intgrator
n jännite vaihtamaan noin Määrittämätön tila tasolla.
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia