varten silmukan

[info_req]

Heloo kultaseni,
Haluan tehdä kumulatiivista histogrammissa vuonna VHDL.Olen käyttäen silmukka odottaa ststement.Se ulottuu aina.Minun täytyy suorittaa tämän silmukka vain kerran ja sitten lopettaa.Voiko joku kertoa minulle, kuinka se on mahdollista.

Kiitos

 

[rsrinivas]

u asettaa varten silmukka, joka aina estää tai alkuperäisen estää mukaan Verilog syntaksia joka kestää ikuisesti.niin esittää muuttujan silmukkaselaimeen ja tarkistaa ennen silmukka.
tämän pitäisi toimia.
ex.
var = 0;
if (var == 0)
aloittaa
varten ()
var = 1
loppu
loppu
terveisin

 

[avimit]

1.Jos olet tekemässä mallin ja käytät "odottaa" julkilausuma siihen.Sen aio syntetisoimiseksi.
2.Joka tapauksessa ...tässä on, kuinka u poistuaksesi VHDL silmukka.
käyttöä "exit" thats it.

esimerkki:

prosessi blah_blah:
muuttuja index_var: integer;
aloittaa
index_var: = 0;
i on 0-10 loop
index_var: = index_var 1;
- Tee silmukka asioita
if (index_var = 1) sitten
exit;
end if;
loppuun loop;
Lopeta prosessi bhah_blah;