VDS-Vdsat pitää transistori kylläisyyttä

[PSG]

Hei, tämä luultavasti kuulostaa tyhmä kysymys, mutta jos haluan pitää minun MOS vuonna kylläisyyttä, tiedän minun täytyy pitää Vds riittävän suuri, ja vaistomaisesti olisi järkevää pitää se yllä Vdsat ... jos kaipasin jotain jo, estää minua oikeassa! Joten nyt kysymys on, miten paljon marginaalista voin sallia itselleni: on VDS-Vdsat> 0 tarpeeksi tai minun täytyy olla VDS-Vdsat> 100mV pelata turvallisesti. Toinen ääripää, tilanteissa, joissa I loppuu pääntila, voin mennä Vds hieman alle Vdsat, ja jos niin mitä kauppa-off. Kiitos etukäteen neuvoista.

 

[PSG]

kolahtaa

 

[snafflekid]

VDS> VGS-VT on määritelmä kylläisyyttä. Lyhyesti sanottuna kanava MOSFETs tämä ei ole tarkka, mutta tarpeeksi hyvä. Jos työskentely piiri riippuu 100mV eroa valua, sinun täytyy suorittaa monia testitapausten simulaatioita.

 

[ravirajdv]

Hei, VDS-Vdsat = 0 on partaalla kylläisyyttä (hyppysellinen pois kohta). On parempi pitää marginaali 100mV - 200mV niin että hoidat vaikutuksia olemassa, koska prosessi. tarjonta ja lämpötilan vaihtelut. Korkeampi marginaali vähemmän ovat Melun, erityisesti lämpö. Terveisin, RDV

 

[DenisMark]

Hei PSG, VDS-Vdsat> 0 on ok (jos pidät sitä kaikille prosessin kulmat sekä bias olosuhteet ja lämpötilat). Itse mallissa Vdsat on todella yliarvioitu. Se on korkeampi kuin alapuolelta josta RDS alkaa vähentää. Löydät sen ulos esim.: kompromissit ja optimointi in Analog CMOS Design by David Binkley

 

[oht993]

Vuonna hspice sim tulosta, tee VoD lager kuin Vdsat ..