verilog aloittelija silmukoita

[cloud9Z9]

 moduulia fori (A, B), sisääntulo [00:05]; ulostulo [00:05] B; wire [00:05]; reg [00:05] B, reg i = 0; ensimmäinen alkaa for (i = 0; i

 

[tariq786]

Mielestäni voit tehdä reg i = 0; toiseksi sen vain yhden bitin. Kokeile ensin reg [02:00] mutta dont 'kirjoittaa reg [02:00] = 3'b000, käytettäessä loop hoitaa homman automaattisesti. TAI käytetään seuraavia sijasta kokonaisluku I; / / eivät käytä kokonaisluku i = 0;

 

[cloud9Z9]

mutta dont 'kirjoittaa reg [02:00] = 3'b000, käytettäessä loop hoitaa homman automaattisesti. Tai käytä seuraavia sijasta kokonaisluku i; / / älä käytä kokonaisluku i = 0;

 / * -------------- LD_PC ------- * / / ** / / ** / alkuperäisen alkaa / ** / / ** / / / - Alusta 0. / ** / For (i = 0; i <64; i = i + 1) alkaa / ** / LD_PC [i] = 1'b0; / ** / end / ** / LD_PC [18] = 1 ' b1; / ** / / / - Set nollasta tarpeen. / ** / Loppuun

Voinko tehdä tämän? Minun tarvitsee vain asettaa LC_PC [18] 1.

 

[tariq786]

Kyllä, voit tehdä tämän. Vain LD_PC on 1

 

[cloud9Z9]

[QUOTE = tariq786, 998426] Kyllä voit tehdä tämän. Vain LD_PC on 1 [/quote] U tarkoita LD_PC [18]. Joka tapauksessa thanx for nopea vastaus.