verilog dynaaminen instanssien??

[sivasankar]

Hei, Onko mitään kehon osaa jäljitellä moduuli instanssien useita aikaa dynaamisesti Verilog? Esimerkiksi `ifdef PHY_MEM_4` määritellä MEM 4 `elsif PHY_MEM_5` määritellä MEM 5 `endif RAM U_RAM (cs_n, cas_n ras_n, .....); haluan tätä RAM oikeusasteen saataisi useita kertoja riippuen compilier dirictives` määritellä MEM 4 tai 5 tai 6 ... Vastaa minulle sivasankar

 

[EEHardware]

Haluan tietää tämäkin. Voiko kukaan tiedä, voit vastata ja PM minulle!

 

[zhangyong]

Anteeksi, minusta ei ole simle / oikotie tapa

 

[silver_kiss]

ei ole oikotietä u HVE kirjoittaa sitä mutta sisäiset signaalit u HVE valinta käyttää vai ei

 

[radix]

Hyvä aika vaihtaa VHDL ja käyttää tuottamaan julkilausuman. Vain leikkiä, joten mitään liekkejä tai käynnistys uskonnollisen sodan välillä VHDL ja verilog, okei? Mielestäni se, mitä monet ihmiset eivät ajetaan valmiiksi prosessori, kuten Perl-skripti, niiden verilog koodi käsittelemään näitä asioita. Olen lähinnä käyttää VHDL mutta työskentelin verilog Shop pari vuotta sitten kun yksi kaverit nimi hänen alkuperäiset lähdetiedostot *. vpre. Sitten hän ajaa hänen pre-prosessori niitä ja muuntaa ne standardin *. v tiedostoja. Lisäksi jäljittelevän instantiations hän myös tehdä joitakin alkeellisia tyyppi / portin leveys tarkistus. Radix