Verilog n kokonaisluku ja reg?

D

davyzhu

Guest
Hei kaikki, kuulin että Verilog on kokonaisluku tyyppinen. Joku sanoi kokonaisluku voidaan allekirjoittaa tai unsigned. Miten julistaa allekirjoitettu kokonaisluku? Ja mitä eroa on kokonaisluku ja reg allekirjoitettu [31:0] (2: n komplementti)? Kaikki ehdotukset tulee arvostaa! Ystävällisin terveisin, Davy
 
Taisit cannt nimenomaan julistaa allekirjoitettu tai allekirjoittamaton kokonaisluku kuten C-kielellä. Arvo tallennetaan allekirjoittaman kun julistaa kokonaisluku. ei ole mitään eroa reg [31:0] ja kokonaisluku synteesiin.
 
kokonaisluku on allekirjoittanut 32 bittinen. ero allekirjoitettu reg 32 bittinen ja kokonaisluku ... Minulle kerrottiin, että kokonaisluku, jos arvo maksimiin, esim. 32'h7FFF_FFFF, ei väliä mitä arvoa u lisätä, arvo säilyy 32'h7FFF_FFFF. mutta allekirjoittanut reg, jos U Lisää 1 32'h7FFF_FFFF, arvo menee 32'h0000_0000. Minulla ei ole aikaa tarkistaa, että. Kerro minulle jos olet varmistanut, että:)
 
kokonaisluku heitetään 0 kun ylivuoto, sama kuin reg, sitä voidaan käyttää vertailla ilmaisua, kuten (i
 
[Quote = davyzhu] Hei kaikki, kuulin että Verilog on kokonaisluku tyyppinen. Joku sanoi kokonaisluku voidaan allekirjoittaa tai unsigned. Miten julistaa allekirjoitettu kokonaisluku? Ja mitä eroa on kokonaisluku ja reg allekirjoitettu [31:0] (2: n komplementti)? Kaikki ehdotukset tulee arvostaa! Ystävällisin terveisin, Davy [/quote] Katso Verilog-2001 spec. Thomson
 

Welcome to EDABoard.com

Sponsor

Back
Top