Verilog-Node Capacitance Problem

[unluerdincer]

Hei, olen käyttäen Verilog-tuottaa kolme terminaali (3 solmua) kytkin poljento. Omat Verilog-tiedosto luo oikean IV ominaisuudet että odotan, mutta kun yritän simuloida fan-out (FOR) ja laite, tajusin että Askeltiheys ei vangita määritelty Gate kapasitanssi arvo Verilog-. Saadakseen itselleen viive eroa FO4 ja FO16, minun täytyy lisätä solmun kapasitanssi minun verilog-malli. Olen yrittänyt määritellä sen parametri, mutta ei päässyt työskentelemään Cadence. Onko teillä ehdotuksia siitä, miten voisin määritellä minun portilla kapasitanssi on Verilog, jotta Cadence voi kaapata fan-out? Kiitos

 

[pavel_adameyko]

Hello, unluerdincer Oletko yrittänyt tehdä jtk kuten I (net1, net2)

 

[unluerdincer]

Hello pavel_adameyko, käytän etsiä pöytiä määritellä minun IV ominaisuuksia, joten minulla ei ole "C" minun yhtälöt. Olen yrittänyt määritellä cgs tältä (* desc = "gate-source kapasitanssi", yksikköä = "F" *) todellinen cgs, mutta ei voinut tehdä Cadence simulaattori tunnustamaan sen. En tiedä mitään muuta tapaa määritellä portille kapasitanssi. Onko sinulla mitään ehdotuksia? Thanks Dincer

<span style="color: grey;"><span style="font-size: 10px">---------- Post Lisätty 09:07 ---------- Edellinen viesti oli 08:53 --- -------</span></span>
Hello pavel_adameyko, käytän etsiä pöytiä määritellä minun IV ominaisuuksia, joten minulla ei ole "C" minun yhtälöt. Olen yrittänyt määritellä cgs tältä (* desc = "gate-source kapasitanssi", yksikköä = "F" *) todellinen cgs, mutta ei voinut tehdä Cadence simulaattori tunnustamaan sen. En tiedä mitään muuta tapaa määritellä portille kapasitanssi. Onko sinulla mitään ehdotuksia? Thanks Dincer