Verilog ongelma: default tapauksessa asettaa signaalin xxxx

[davyzhu]

Hei kaikki,

Olen aina saanut ihmiset haluavat lisätä default sivuliikkeen kuten alla:
Koodi:

tapauksessa (sivuliike)

...
...

[kaikki mahdolliset sivuliikkeen]

...
...

default: signaali = 8'bx;

 

[echo47]

Ei hätää, simulaattori-ja syntetisaattori ovat molemmat tyytyväisiä X. aikana simulointi, X tarkoittaa "tuntematon valtio", ja auttaa sinua kiinni vikoja.Synteesin aikana, X tarkoittaa "ei kiinnosta", ja imeytyy aikana logiikka optimointiehdotuksen.Mennä eteenpäin ja käyttää X, se on erittäin hyödyllistä.

Minun hankkeita, otan erilaisia tietoja bussien X aikana toimettomana toteaa.ModelSim Näyttää X punaista väriä.Että paljon selvennetään tiedot putkistot, auttaa minua havainnollistaa tiedonkulun ja saaliiden vikoja, kuten tietojen lukeminen väärään aikaan.

 

[darylz]

riippuu systhesis työkalu.Joissakin tapauksissa systhesis työkalu ajatella "X" "dont care".x on hyödyllinen jäljittämisestä.

 

[peiton]

Olen haluaa selvennystä täällä!

Onko joskus tai aina, että synteesi välineitä käsitellä "X" ei ole väliä?

-B

 

[davyzhu]

Hi echo47,

Nice to meet you again!

Sanoit "Olen hankkeita, otan erilaisia tietoja bussien X aikana toimettomana toteaa. ModelSim Näyttää X punaista väriä."

Mitä tarkoitat juuri määrittää tietojen linja-X ja tehdä valvonnan linja oma logiikka 0 / 1, on se oikea?

Ystävällisin terveisin,
Davy

 

[aslijia]

Itse asiassa, et voi saavutti kaikki mahdollinen.Esimerkiksi 2-bittinen tapauksessa varible, voit ajatella 00 01 10 11 on kaikki mahdollista.Mutta oletko ajatellut 2'bZ0 tai 2'b1Z.

 

[echo47]

Hi davyzhu.Kyllä, olen ohjaussignaalit ovat aina 0 tai 1 ja koskaan X. Kuten lukeminen ja kirjoittaminen tavallisen SRAM, osoite ja tiedot bussit ovat aina "ei kiinnosta", mutta lukemisen ja kirjoittamisen avulla on aina voimassa.