Verilog vs VHDL

[ClearWaterNW]

Toivoin, että joku voisi auttaa jakautuminen edut / haitat valita joko Verilog VHDL.Mielestäni asian hieman hämmentävää ...

Katse löytää joka on todennäköisesti käytetään, ja mitä niiden järjestöt ovat tiettyjen teknologioiden, ohjelmistot, sovellukset, jne.

 

[eltonjohn]

Tämä aihe on vastattu useita kertoja ... saatat löytää yksityiskohtaisemman analyysin tekemällä haun täällä edaboard

Aion sumerize se briefy ..
Verilog on C kuten syntaksia .. VHDL on Ada kuten syntaksia ..molemmat tiedämme niin kovaa kuvaus kielet ..ja simulointi-ja syntesis. molemmat ovat myös hankalia. VHDL oli suunniteltu monivuotisesta porpose simulointi kieltä ei ole annettu erityisiä primitives varten logiikka synteesiä. siis varovainen ohjelma-tyyli on hyväksytty merkitse yhden tyyppinen logiikka tai toisella. With VHDL sinulle voi simuloida muu kuin sähköinen järjestelmä käyttämällä asianmukaista kirjastojen tai paketteja.

 

[ljxpjpjljx]

Lisäksi nyt yritys käyttää Verilog kuin suunnittelun kieli, mutta VHDL on noin Ip kirjasto!

 

[svhb]

Jos aloitat oppimisen yksi niistä, et todennäköisesti halua muuttaa enää myöhemmin ...

Aloitin oppimisen Verilog vahingossa, koska minun ensimmäinen työpaikka noin FPGA:
n on käytetty, ja yhdessä ohjelmiston ja FPGA myyjä oli kirjan Verilog.Se näytti mukava, ja se osoittautui erittäin hyödyllinen kieli nämä mallit.Joten hyppäsi sen ilman mitään tietoa Verlog, VHDL tai mitä tahansa.Vasta sen jälkeen jonkin aikaa, sain tietää, että Verlog ja VHDL olivat yleisesti käytetty ja että siellä oli iso riita siitä, mikä oli paras kieli.Joka tapauksessa, kirjallisesti tai käsittelyssä VHDL on painajainen minulle.

Saat 99%:
n mallit, mielestäni ei ole mitään todellista hyötyä toinen.

Stefaan