Verilog while-silmukka, käytettäessä loop on synthesisable????

[ankit12345]

r ei ??????

 

[rsrinivas]

ofcourse ne jos u kirjoita ne miten ne pitäisi olla yksinkertainen vihje on ei sisälly viive silmukoita viivästyksiä ei synthesisable

 

[ankit12345]

For (i = 0, i <10, i + +) Minusta tämä toimii ..... jossa sillä tämä ...... For (i = 0, i

 

[khaila]

[Quote = ankit12345] for (i = 0, i <10, i + +) Minusta tämä toimii ..... jossa sillä tämä ...... For (i = 0, i

 

[shiv_emf]

Kyllä! For silmukka synthesizable vain, jos "k" on vakio muuttuja .. määrä olisi rajattava 32bit arvoon! tai v on määritelty eri pituisia 32bit tai 64bit mutta että ...

 

[vinod488]

Kyllä, se Synthesizable jos ja vain jos "k" on vakio

 

[raghu_836]

for-silmukka ja while-silmukka ovat riippuvaisia tyyppinen suunnittelu libaraires ur käyttäen helmaan tarkoitan FPGA

 

[anilkumarv]

On synthesizable mutta se on aina suositeltavaa, että silmukoita ei saa käyttää RTL koodausta. Tämä johtuu siitä, että se kuluttaa paljon resursseja (kuten alue etc.etc). Kuitenkin u voi käyttää sitä käyttäytymiseen koodaus becuse emme koota käyttäytymisen koodit.

 

[vinod488]

Vuonna verilog, synthesizable on silmukan ja while-silmukka riippuu siitä, mitä työkaluja käytät. Mutta se on parempi älä käytä sitä RTL koska se heijastaa kopio laitteisto.

 

[deepu_s_s]

käyttäen silmukoita (varten ja hetken aikaa) kuluttaa paljon laitteistoa ja herää yleinen esiintyvyys menetys. Siksi on suositeltavaa välttää silmukkahakujasi RTL koodausta. ja synteesi työkalu myös soittaa mojor rooli.

 

[aslijia]

varten Verilog HDL, kuten nimikin sanoo, on kieli kuvaamaan piiri. joten et voi riippua syntetisoida avulla muodostaa oman piirin ennen suunnittelu piiri itselfe. kuten koodi (i = 0, i

 

[satya_422]

oikeastaan silmukka synthesizable koska olemme mentionong constat että on loppuun silmukka (1 = 0, i

 

[verilog_always]

[Quote = anilkumarv] On synthesizable mutta se on aina suositeltavaa, että silmukoita ei saa käyttää RTL koodausta. Tämä johtuu siitä, että se kuluttaa paljon resursseja (kuten alue etc.etc). Kuitenkin u voi käyttää sitä käyttäytymiseen koodaus becuse emme koota käyttäytymisen koodit. [/Quote] Anil Kumar, Can u kertoa miten resurssit lisäävät käyttämällä silmukoiden olosuhteet

 

[jchrcpl30]

Selkeästi yksi on oltava tarkkana, jotta silmukoiden synthesizable (lähinnä varmista, että silmukka irtisanominen on asetettu joitakin vakio). Ottaisin ongelma, että ne "ei pitäisi käyttää" ... näennäisesti, koska he "käyttävät runsaasti alueella". He ovat paikkansa yksinkertaistaa koodausta. Esimerkki olisi suorittamalla reuna havaitseminen on erilaisia arvoja, esimerkiksi: kokonaisluku i, aina @ (posedge CLK) alkaa for (i = 0, i

 

[sumit_techkgp]

Yksinkertainen asia on, että jos u voivat ajatella täytäntöönpanon jälkeen synteesi moottori voi myös ajatella

 

[ktsangop]

Minulla on samanlainen kysymys silmukoita. Sanotaan kirjoitan:

 alkaa for (i = 0; i

 

[FvM]

Tämä on synthesisable, mutta ei hyödyllistä koodia, kun esto tehtävän. Se on vaikutusta kopiointi jä [0] mem [1] .. mem [6] ja nollausta jä [7]. HDL silmukka ei koskaan "suoritetaan peräkkäin", se arvioidaan peräkkäin mutta toteutetaan rinnakkain. Käyttämällä nonblocking "

 

[linkfox]

[Quote = FVM] Tämä on synthesisable, mutta ei hyödyllistä koodia, kun esto tehtävän. Se on vaikutusta kopiointi jä [0] mem [1] .. mem [6] ja nollausta jä [7]. HDL silmukka ei koskaan "suoritetaan peräkkäin", se arvioidaan peräkkäin mutta toteutetaan rinnakkain. Käyttämällä nonblocking "

 

[ktsangop]

Ok, niin ymmärtää, että vain simuloinnissa tämä tulee olemaan suoritetaan peräkkäin ellei käytän nonblocking tehtävän. korjata minun koodi jotta korvaamasta jä [7] on järkeä ...

 aloittaa tuotannon

 

[pramodm]

silmukat ovat synthesisable kanssa tuottaa lausuman