VHDL-esimerkit

[gawad]

Dear all,

I, ve valmis Opiskelu VHDL, ja minun täytyy harjoitella, joten minun on esimerkkejä ei

niin vaikeaa, ja lisäksi ei ole niin helppoa kuin fulladder ....

ilmoita linkki

Thanks for help,

 

[amaccormack]

Täytäntöönpanosta täydellinen lisätoiminto on VHDL puuttuu pisteen HDLs ...

muodostuva <= b c;tapauksessa, kokeile opencores.org: on paljon VHDL esimerkkejä siellä.

 

[echo47]

Tarvitset ideoita pienten suunnitteluhankkeiden?Yritä keksiä jotain hauskaa, ehkä liittyy johonkin harrastuksia.Ehkä musiikillinen sävy generaattori, tai digitaalinen ajastin urheilutapahtumien, tai pelin merkkivalot ja painikkeet.Tee se yksinkertainen tai monimutkainen kuin haluat.

 

[au_sun]

hi gawad,
u tutkia tätä kirjaa
Designer's Guide to VHDL
Peter J. Ashenden,

U Got paljon liikuntaa, joka tekee ajatella,
Se on saanut mielenkiintoisia harjoituksia u voivat käyttää sitä ja parantaa ur suunnittelun taitoja VHDL,

olemassa myös joitakin yliopistojen sivustoja, jotka tarjoavat tietenkin VHDL,
he ovat myös kirjoittaneet joitakin toiveiden pieniä malleja, u voi tutkia sitä

ALL THE BEST

 

[sa007jbond]

- Examles of 74xx00

Library IEEE;
KÄYTTÖ ieee.std_logic_1164.ALL;

ENTITY C00 IS
PORT (P1A, P1B, P2A, P2B, P3A, P3B,
P4A, P4B: IN std_logic: = 'U';
P1Y, P2Y, P3Y, P4Y: OUT std_logic);
lopussa C00;

VEROKESKUSTELUA behav OF C00 on
aloittaa

P1Y <= P1A NAND P1B;
P2Y <= P2A NAND P2B;
P3Y <= P3A NAND P3B;
P4Y <= P4A NAND P4B;
lopussa behav;Lisätään 2 minuuttia:- Examles of 74xx245

Library IEEE;
KÄYTTÖ ieee.std_logic_1164.ALL;

ENTITY C245 IS
PORT (GN, DIR: IN std_logic: = 'U';
A1, A2, A3, A4, A5, A6,
A7, A8, B1, B2, B3, B4,
B5, B6, B7, B8: InOut std_logic);
lopussa C245;

VEROKESKUSTELUA behav OF C245 on
aloittaa
A1 <= B1, kun (DIR = '0 'ja GN = '0') else 'Z';
A2 <= B2, kun (DIR = '0 'ja GN = '0') else 'Z';
A3 <= B3 kun (DIR = '0 'ja GN = '0') else 'Z';
A4 <= B4 kun (DIR = '0 'ja GN = '0') else 'Z';
A5 <= B5, kun (DIR = '0 'ja GN = '0') else 'Z';
A6 <= B6 kun (DIR = '0 'ja GN = '0') else 'Z';
A7 <= B7 kun (DIR = '0 'ja GN = '0') else 'Z';
A8 <= B8 kun (DIR = '0 'ja GN = '0') else 'Z';
B1 <= A1, kun (DIR = '1 'ja GN = '0') else 'Z';
B2 <= A2 kun (DIR = '1 'ja GN = '0') else 'Z';
B3 <= A3 kun (DIR = '1 'ja GN = '0') else 'Z';
B4 <= A4 kun (DIR = '1 'ja GN = '0') else 'Z';
B5 <= A5, kun (DIR = '1 'ja GN = '0') else 'Z';
B6 <= A6 kun (DIR = '1 'ja GN = '0') else 'Z';
B7 <= A7 kun (DIR = '1 'ja GN = '0') else 'Z';
B8 <= A8 kun (DIR = '1 'ja GN = '0') else 'Z';
lopussa behav;

 

[kang_computer_01]

näet http://www.csee.umbc.edu/help/VHDL/samples/samples.shtml