VHDL Kysymys: Jos lausunnot

[Smuggl0r]

Hei,
Mietin vain jotain.Jos minulla on joitakin koodi näyttää tältä:

prosessi (CLK)
aloittaa

Jos signaali on

kun SignalCase1 =>
Signal <= SignalCase2;

kun SignalCase2 =>
Signal <= SignalCase3;

kun SignalCase3 =>
null;

vuoden osalta;

end process;

Nyt, mitä tämä koodi pitäisi tehdä, on, jokaisella muuttaa kellon (SLK), jos signaali on sama SignalCase1 sitten, Signal = SignalCase2, ja sama seuraavan lausunnon lisäksi.Nyt, eli koodi pääsi SignalCase1, ja se määrittää Signaali SignalCase2, ei se mene suoraan SignalCase2 lausunnon, koska tämä edellytys on nyt saavutettu?Vai olisiko vuoden osalta selvitys, ja vasta seuraavalla kellon muutosta?
Any help appreciated.
Kiitos.

Smuggl0r