VHDL simulointi ongelma ...

L

lmtg

Guest
Post kääntää simulointi on seuraava koodi antaa minulle tuotos "x" ...Mitään käsitystä, miksi ja miten voin ratkaista?

yksikkö clkedand on
Portti (CLK: in STD_LOGIC;
a: in STD_LOGIC;
b: in STD_LOGIC;
y: ulos STD_LOGIC);
loppuun clkedand;

arkkitehtuuri Behavioral on clkedand on
signaali c: std_logic: ='0 ';
aloittaa
c <= a tai b;
prosessi (CLK, a, b, c)
aloittaa
jos clk'event ja CLK ='1 'sitten
y <= a ja b ja c;

end if;
Lopeta prosessi;
loppuun Behavioral;

 
Voit määrittää vain yksi signaali alussa: n.Tarvitset fisrt tilassa a ja b.

Tulevaisuudessa paremmin käyttää joitakin signaali Nollaa (RST),
joka palauttaa signaaleja jotkut oletusarvot.

 
Silloinkin kun en käytä RST minulla on edelleen sama ongelma ..Mitä ami tekevät väärin??

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Surullinen" border="0" />aloittaa
c <= a tai b;
prosessi (CLK, a, b, c)
aloittaa
jos Arst ='1 'sitten y <='0';
elsif clk'event ja CLK ='1 'sitten
y <= a ja b ja c;

end if;
Lopeta prosessi;
loppuun Behavioral

 
Hei,
Olen sekoittaa koodausstandardien tyyliin.Mikä on tarkoitettu logiikkaa tai toiminnallisuutta koodi.
1) Y <= a ja b ja (a tai b) ei ole mitään, mutta "y <= a ja b".
2) Saattaa olla rodun kunto johtuu herkkyys luettelon a, b ja c.
Selittäkää, miksi sinun täytyy 'c' on järjestysnumero luovutus ilmoitus?

 
haloo ..

No, tämä on vain yksinkertainen testi koodi (Olen samaa mieltä se on erittäin sekava yksi) testata ongelma olen hankkeen suunnittelu-koodi.What
I'm testin on, jos minulla on osoitettu signaali (C tässä) ja antaa sen tuotoksena yhden clocked prosessi olisi post synteesi olla oikein vai ei ...
Valitettavasti sain "X" on, että tuotanto ja olen niin en tiedä miksi ..

 
Ok.Yritin tehdä sen itse.Synteesissä väline ymmärtää ja optimoi sen.Oma syntesoiduista ja toteutetaan logiikka on JA veräjän (LTY).Tuottajahintamuuttuja tämän JA portti on myönnetty Flipflop.Tämän lisäksi keskeinen logiikka on vähän puskurit.Post reitin simulointi toimii myös hyvin.Vasta kun on olemassa rikkoo a X on propogated.Muuten tuotos on rekisteröity ja tuotos.Liitteenä on rar arkisto sisältää netlist, sdf tiedosto ja simulointi aaltomuodossa.
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 

Welcome to EDABoard.com

Sponsor

Back
Top