VHDL Starter kysymys

[ZeleC]

Hei siellä
Miten voin tehdä suuri pian kuin 1,10,15 s
Esimerkiksi jos haluan lähtö mennä korkea jälkeen 10 sek josta tuleva signaali on syötetty???
minun pitäisi tehdä vasta moduuli?
Tarvitsen opas ja jotkut koodit esimerkiksi jos posible
THX

 

[hienpv]

käytä vastoin deviding kellon ydin.Jaettu Kello on käytettävä, jotta salvan ja signaalin

 

[hienpv]

Minusta teidän pitäisi hidastaa signaalin jonka FPGA!

 

[hienpv]

Jos haluat muuttaa kellon verkkotunnuksen, mielestäni sinun pitäisi käyttää FIFO

 

[maestor]

Hei,

Olemassa keinoja viivästyttää signaalin käyttäytymistä koodin "jälkeen" varattu sana.Oletan olet kiinnostunut viivyttää signaalin teidän RTL, tässä tapauksessa tarvitset laskuri.

Jos sinulla on 20MHz kellon ja haluat lykätä signaalin 10 sekuntia sinulla on iso laskuri, toteutettavissa mutta iso ... 28 bittinen laskuri tai jotain.Jos päällikkö Kello on hitaampi kuin, sanokaamme 1KHz sitten pienempiä counter ...

Toivottavasti se auttaa
-maestor

 

[hienpv]

"jälkeen" varattu sana on vain käyttää testbench!

 

[maestor]

Hi hienpv,

"käyttäytymiseen koodi '= koodi käytät omassa testbench, se voisi olla synthesizable tai ei ja selvästi, kun ei ole.

RTL on merkintätapa käytämme synthesizable koodia yleensä.

-maestor

 

[homeadd]

Avainsanat "jälkeen" käytetään RTL simuloinnissa vain, ja sen jälkeen syntetisoi, se keskeyttää.
Jos haluat toteuttaa myöhässä suunnittelussa, käytössä laskuri on hyvä tapa, ja se käyttää joitakin rekisteriin.myöhässä, sitä enemmän on käytettävä!

 

[ZeleC]

Käytän 1 sekunnin viive laskuri ja kerrotaan, että kuinka monta sekuntia Haluan, että lähtö viivästyy.
ongelma, että im ajatellut, että minun täytyy tehdä niin paljon couters paljon tuotokset, että olen, eikö?
Mitä u mieltä olette?

 

[MRV]

Jos haluat muuttaa kellon verkkotunnuksen, mielestäni sinun pitäisi mennä FIFO

 

[leonardo1]

Se riippuu siitä, jos olet tekemässä synthesizable koodi tai ei

 

[Al Farouk]

Dear Zelc

osoittaa koodi kirjoitin toteuttaa digitaalisia monostabiili käyttäytymisterapia.Voit käyttää tulosignaali laukaista ja käyttää sen tuotannon sijasta viivästyneen signaalin

Al Faouk

library IEEE;
käytön IEEE.std_logic_1164.all;
käytön IEEE.numeric_std.all;

Entity Done_Sim on
satama (
RST: in std_logic;
CLK: in std_logic;
Load: in std_logic;

Tehty: out std_logic

)
lopussa Done_sim;

arkkitehtuuri Sim of Done_Sim on
signaali laskuri: integer range 0-65535;
signaali Load_pulse: std_logic;

aloittaa
single_pulse: prosessi (RST, CLK, Load)
muuttuja päättää: std_logic_vector (1 downto 0);
aloittaa
Jos rst = '0 'then
päättää: = "00";
muuten
Jos rising_edge (CLK) jälkeen
päättää (1): = päättää (0);
päättää (0): = load;
end if;
asia päättää, onko
kun "01" =>
load_pulse <= '1 ';
kun muut =>
load_pulse <= '0 ';
vuoden osalta;

end if;
end process;

One_Shot: prosessi (RST, CLK, Load_pulse)

aloittaa
Jos Rst = '0 'then
counter <= 0;
Done <= '0 ';
muuten
Jos rising_edge (CLK) jälkeen
Jos load_pulse = '1 'then
counter <= 65535;
Done <= '1 ';
muuten
If Counter = 0 then
Done <= '0 ';
muuten
counter <= laskuri - 1;
Done <= '1 ';
end if;
end if;
end if;end if;
end process;

varten;

 

[t]

Jos suunnittelu on Prosessoriydin, parempi käyttää ohjelmistoa tehdä sitä.

 

[dll_embed]

Yksi fiksu ja logiikan tehokkaasti Olen nähnyt jakaa Kello on valtava määrä on käyttää LFSR.Voit etsiä Xilinx app. tätä aihetta.

terveisin