VHDL-verilog

[Yut]

Mikä on eri näistä 2 kieltä?
Jos haluan aloittaa millä kielellä Luuletko, että se on hyvä minulle.

 

[op]

Valitse niistä on edelleen sama ...u tekevät digitaalisen järjestelmän suunnittelu ...käyttöön THT mielessä n sekä kieli kirjoittaa samoja laitteita ....

oppia keskeinen digitaalisen Logic-järjestelmän oikein ...nu ei meri ei toden siitä, mitä kieltä käytetään ...

opin VHDL ...on upea, mutta muut sanovat verilog ...u see ...hahhaha

Vertailun / suosivat tätä 2 ei ole sallittua täällä on liian monta viestiä tästä asiasta jo ...on tahmea tämän 2 kieli vertailu CPLD / FPGA jakso ..

onnea ...

terveisiä,
op

 

[nafaiz]

verilog on helpompi ohjelmoida mutta VHDL mielestäni tunnustetaan paremmin.tarkoittaa, että jos u do ohjelmointia verilog ja VHDL, VHDL tulee arvostaa enemmän.

 

[Anjali]

mitä SP sanoi, pitää paikkansa.Tärkeintä on suunnittelu.u voi descrobe että verilog tai VHDL.

ja kaikki edustaohjelmaksi & backend työkaluja tukee molempia.

 

[bronzefury]

Mennä Verilog ja SystemVerilog suunnittelijoille.

 

[Summer.Xia]

Rakastan vrilog, joka näyttää C-kielellä.

 

[nani_1981]

Hei,
verilog on helppo oppia ja koodin muotoilu ja mutta joitakin kriittisiä monimutkaisia kuvioita kirjoittaa koodia verilog on vaikeampaa, jos sillä VHDL on vähän vaikea oppia, mutta koodaus on helppo millään tasolla.

hei.

 

[desaipa]

Hiiiiii,
Älä hämmentyä 1. päättää, millä kielellä u haluavat tehdä ur työtä.
Mutta mielestäni VHDL on hieman helpompaa kuin verilog tehdä työtä.
U voi saada niin paljon tutorials net.
U voi suunnitella lähes kaikki piirit ja simulaatioiden VHDL.
Mutta ei mitään ur oman edun mukaista.

PD

 

[trilogiassa]

käyttäen VHDL voi täsmälleen mallin kone ongelma, koska VHDL contructs on hyvin laaja käyttö verrattuna verilog contructs.

 

[Naveen Reddy]

verilog ja VHDL ovat kaksi alan standardin kieltä käytetään nykyisin

molemmat kielet ovat siellä omia vahvuuksia ja voimavaroja
aloittaa verilog on hyvä, koska se on samanlainen kuin C-kielellä
Jos tiedät, C-kieltä niin tunnet verilog erittäin helppoa.

VHDL on vähän vaikea, mutta on omat etunsa

 

[Anjali]

verilog on helppo oppimisen ja käyttää teollisuuden tasolla.

VHDL on järjestelmällisesti.Ja useimmiten käytetään Reserch tasolla, koska se on enemmän rakenteita kuin verilog.joten laitteiston mallinnus on tarkkaa.mutta vaikea oppia.

teollisuudessa sekä 50/50 käyttöä.