VHDL vs Verilog

S

sreejith

Guest
Hi friends,
Mikä HDL suosii yritysten teolliseen soveltamiseen, VHDL-tai Verilog?
ja miksi?Vai onko olemassa mitään tällaisia mieltymykset? Vastatkaa.

Thanks in advance

 
Hei
Verilog käytetään yli verrattuna VHDL.
se voi johtua seuraavista syistä ..
(1) Erittäin Easy (rakentaa kuten C) begineers kuin VHDL ..
(2) Lisää Kirjasto saatavilla
(3) Lisää ominaisuuksia todentaminen.

 
Hei
Minun näkökulmasta veiw kuin henkilö tuntee C ohjelmointi, Verlilog on parempi kuin VHDL, mutta tehdä oikeudenmukainen päätös välillä Verilog ja VHDL tarkistaa seuraavat pdf:Verilog HDL vs. VHDL on ensimmäistä kertaa käyttäjä

http://class.ee.iastate.edu/ee465/ee465s02/notes/billfuchs.pdf

Tässä on tekemistä, että paperi:

VHDL oli kehitetty (for the
US DOD)
luoda johdonmukainen modeling language dokumentointi digitaalinen laitteisto malleja.Kieli ei ole koskaan ollut tarkoitus käyttää tehdä todellinen design.Kuitenkin säilyttää oletettu kilpailuetua, yksittäiset EDA yritysten harjoittama huomattavaa vaikutusvaltaa, resursseja ja dollaria pakottaa kielen tullut suunnittelu kielellä.Nämä samat EDA yritykset toteuttaa omia puoliperävaunu ainutlaatuinen versiot kieltä eri vaiheissa sen kehittämiseen.Tämä tarkoittaa sitä, VHDL-mallit, jotka on kehitetty yhdessä järjestelmässä, ei voi ajaa toisella koneella.Kieltä on vaikea oppia ja vielä vaikeampi käyttää.On erittäin verbose erityisesti portilla tasolla, kun ajoitustietoja on erityinen ja merkittävä asia.VHDL s jaarittelu aiheuttaa vakavia muistin ongelmia, kun yrittää jäljitellä keskipitkällä ja suuria malleja.ASIC-myyjät ovat hyvin haluttomia antamaan VHDL portilta tason kirjastoja, jotka sisältävät täyden ajoitus, koska koko mallien ja poikkeuksellisen pitkä simulointi kertaa liittyvät validoida suhteellisen yksinkertainen rakenne.The framers ja VHDL vauhditti Yhdysvaltain DOD, jossa ei ole materiaali edun suunnittelun tuottavuutta.VHDL s complexsyntax häiritsee suunnittelun tuottavuutta ja ei tarjoa mitään strateginen etu, että se parantaa suunnittelua.Tämä olennaisesti heikentää perusasetus vahvuus VHDL, tuottavuuden päästä menetelmä perustuu ylhäältä-alas-design.

Verilog HDL on kehitetty ja jatkossakin kehittyä tarpeisiin ja kaupallisia sovelluksia suunnittelussa yhteisö, joka on ollut kaikkein onnistunein kielen käytössä.Suunnittelun yhteisö on sijoittanut lähes 20 miljardia dollaria Verilog HDL ja niihin liittyvät välineet viimeisen 8 vuotta.Kyky käsitellä korkeamman tason kielen rakenteita on tuettu hyvin sillä kielellä, sen rock solid rakenteellisia (portilla ja kytkin-taso) vahvuuksia.Niin kauan kuin suunnittelijat ja heidän yritystensä on saatava korkealaatuisia innovatiivisten tuotteiden markkinoille aika herkkä maailma, johon me kaikki kilpailevat, Verilog HDL on edelleen hallitseva ratkaisu.Lähes kaikki suuret tietokoneen valmistajan, järjestelmän kehittäjä, ASIC-ja puolijohdevalmistajia valmistaja käyttää Verilog HDL niiden Modeling Language.

On ensimmäistä kertaa HDL käyttäjän valinnan Verilog HDL kuin Modeling Language on erittäin viisas päätös.Se tarkoittaa, on olemassa useita välineitä saatavilla kaavamaisen maahantulon synteesi on simulointi eri hintaluokissa ja useita alustoja alkaen PC on keskuskoneista.On olemassa myös lukuisia kirjastojen saatavilla useista eri lähteistä, jotka tukevat täyttä ajoitus perustuu malleihin, joissa on kaikki tarvittavat viive toiminnallisuutta tarvitaan täyttämään kriittinen suunnittelun tarpeisiin.On myös valtava voimavara Verilog HDL engineering lahjakkuutta, että on ollut käyttökokemusta kielen käytännön kaupallinen suunnittelu antaa kriittinen apua, jos se on tarpeen.On olemassa monia HDLs voit valita, mutta vain yksi, joka on osoittautunut kerta toisensa jälkeen, että se on ainoa vaihtoehto todellinen malleja.

Toivon, että se auttaa sinua.

BR

 
monet yritykset haluavat Verilog.

Vain Scientfic tutkimus-yhtiöt kuten ISRO mieluummin VHDL.

VHDL ei myöskään ole helpompi oppia Verilog

Dinesh

 
Verilog on helpompi ymmärtää ja käyttää.Verilog on kielen valinta teollisissa sovelluksissa, joita tarvitaan sekä simulointi ja synteesi.Siitä puuttuu kuitenkin, konstruktioita tarvitaan järjestelmän tason eritelmiä.VHDL on monimutkaisempi, joten vaikea oppia ja käyttää.Kuitenkin se tarjoaa paljon enemmän joustavuutta koodausstandardien tyylit ja se on sopivan hyvin hyvin monimutkainen mallit

Pls katso linkki täydellinen kuvaus
Verilog vs. VHDL: VHDL & Verilog Verrattuna & Contrasted
Plus mallinnettu Esimerkki Kirjoitettu VHDL, Verilog ja C
h ** p: / / www.angelfire.com/in/rajesh52/verilogvhdl.html

 
Monet suuret kiitokset teille kaikille, joilla annetaan niin hyviä vastauksia.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Mitkä ovat hyvät ja pieniä hankkeita, että aloittelija voi tehdä, joilla on todellista elämää käyttää?

 
Onko joitakin IP Verilog koodausta.eli
Onko Image Processing, komprimoimalla tällainen stuffs

Se on enemmän hyötyä

Dinesh

 
Voit tehdä suodattimet kuten FIR, lisätoiminto, kertoja, 8085, UART, PCI-väylä protokolla.

-Ruta

 
Sikäli kuin tiedän kaikki yhdysvaltalaiset yritykset käyttävät Verilog ja kaikkien eurooppalaisten yritysten käyttöön VHDL.Kuten viisas kaikki universited Yhdysvaltain opettaa Verilog ja Euroopan Universitied opettaa VHDL.ero perustuu comp.ja ei ole paljon diffence välillä 2 kieltä.Muutama enemmän IEEE kirjasto vaaditaan VHDL ..mutta en ole itse koskaan kuullut noin sanomalla ne r mukavampaa koodauksen joko ainoastaan lang!

Suresh

 
Viime aikoina olen työskennellyt Euroopassa kaksi suurta tunnettu puolijohdetuotteiden yrityksille.Molemmat heistä käytti Verilog 2001 ja System Verilog.

VHDL käytetään ensisijaisesti hankkeita rahoitetaan hallituksen ja sopii yhteen suunnitellut komitea kulttuurin hankkeen sijasta Verilog "pähkinät ja pultit" lähestymistapaa.VHDL on myös opetetaan useissa yliopistoissa, probabably johtuu valtion rahoitusta tutkimusta.Kuitenkin vain noin joka yhtiön kaupallisen alan käyttää Verilog.

Ja ei poika itseänne ... VHDL on täysin soveltumattomuus AS A SYSTEM Modeling Language ...Sinun olisi täysin järjetöntä heittää pois jäljennös Matlab ja C kannattaa VHDL ...Sitä Verilog ei pyri olemaan jotain sen ei ...Sen sijaan, filosofia Verilog on helpottaa kokoamaan C yhdessä Verilog jos järjestelmän tason mallit ovat tarpeen.

siksi niitä kutsutaan "Laitteisto Kuvaus Kielet" ...VHDL ja Verilog on vain yksi tavoite ...kuvaamaan ja testi laitteisto implementations ...Itse olisin paljon mieluummin kirjoittaa testbench vuonna Verilog kuin VHDL ..joten tässä mielessä VHDL ei onnistunut lainkaan, koska järjestelmän kieli.Toiseksi, jos minulla oli suunnitella suodatin tai jokin muu alogirthm,
en aio tehdä sitä koodausstandardien HDL ensin!että olisi täysin ludicriuos!Ei, sen sijaan, aion käynnistyksen Matlab tai kirjoittaa joitakin c-koodi.Joten lakata teeskentelemästä että VHDL on järjestelmä kieltä ...sen ei ...kukaan ei halua malli algoritmeja, joiden rujo ADA kääntäjä, joka on muunnettu malli laitteisto implementations ..ja siis tarvitset silti käyttää asianmukainen väline työn ....Täsmälleen samasta syystä, että C on huono laitteiston kuvaus kieltä ...SystemC ketään?

Jos VHDL on järjestelmä, kieli, minä ilmoitan, että kaikki pitäisi lopettaa ohjelmointi C ja käyttää vain VHDL for everything!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Hymyillä" border="0" />

Näin voimme VHDL laiteohjaimia, VHDL GUI: n, VHDL Liikevoitto Sytems ...VHDL Matlab ...VHDL kaikkialla ...älä viitsi ...

 
Kuten huomaatte, päätelmä (h ** p: / / www.angelfire.com/in/rajesh52/verilogvhdl.html) on:
"Valinta HDL on osoitettava, että ne eivät perustuisi tekniset valmiudet, mutta: henkilökohtaisten mieltymysten EDA työkalu saatavuus ja kaupalliset, liiketoiminnan ja markkinoinnin kysymyksiä."
Minulla ei ole mitään lisättävää.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top