viivytystä PLD!

[hifni]

Hai kaikki,
Onko mahdollista tehdä e viivästyttää linjan logiikan signaalin PLD?

Thanks, ennen kuin kaikki apuasi.

 

[bibo1978]

Kyllä FPGA voit, mutta sinun pitäisi huolehtia ruoting viiveitä käyttämällä aikarajoituksia reitillä.
Yleensä on vaikea saavuttaa tarkka reitti viive suurten FANOUT signaaleja, kuten kelloja, mutta suhteellinen reitti on hyvin mahdollista tehdä sekä reitin välittömästi rajoitus ja sijoittaminen este, tämä on mahdollista vain, jos sinulla on pieni FANOUT muuten se on aivan vaikea saavuttaa tarkasti viive

 

[hifni]

Thanks Bibo,

Tiedän, että se on mahdollista, kun käytetään FPGA, mutta tarkoitan GAL16V8 tai samankaltaisia PLD ..

Onko teillä tietoa tästä?