Virhe nro täytäntöönpanoa käytettävissä jakaa

[urslen]

Tämä on osa minun koodi.Olen pääsin virheilmoituksia, kun yritän syntetisoimiseksi sitä.pls ehdottaa wat i voi tehdä.kanisteri u antaa vaaditun kirjastossa tai koodin tehdä tämän
Viitenro nedan

modelsim 5.4se

VHDL-koodin

KIRJASTO IEEE;
KÄYTTÖÄ ieee.std_logic_1164.all;
KÄYTTÖÄ ieee.std_logic_arith.all;
KÄYTTÖÄ ieee.std_logic_unsigned.all;

YKSIKÖITÄ Q
satama (a, b, c, d, e, f, g: in integer;
r: out integer);

END Q;

- HDS interface_end
ARKKITEHTUURI Q Q
BEGIN

r <= (a * b * g * g) / (c * d * e * f);
END Q;Leonardo Spectrum Taso 3 versio 2002e.16

kohdelaitteeseen'2 S300Epg208 "
nopeus grade "-6"
lanka taulukko "xis2e300-6_wc"

virheraportin"E: / FPGA ADV / HDS / esimerkit / hds_scratch / QW / HDL / q_q.vhd", rivi 27: Varoitus, mahdollisen vaaran jakaa 0.
"E: / FPGA ADV / HDS / esimerkit / hds_scratch / QW / HDL / q_q.vhd", rivi 27: Virhe, nro täytäntöönpanoa käytettävissä jakaa, lukuun ottamatta valtuuksia 2.

 

[echo47]

Jako on kivulias asia tehdä FPGA.Useimmat syntetisaattoreiden eivät edes yritä panna täytäntöön.Se on yleensä parempi uudelleensuunnittelun teidän algoritmi niin jako on tarpeetonta.

 

[shmoib]

Yritän silmukka vähentämällä toinen oli ensimmäisessä ja laskea johtua useita silmukoita.

 

[tkbits]

A loop sisältävät valtion muutoksia ei ole jotain mitä voisi odottaa olevan synthesizable.

Perinteinen integer jakaja suunnittelu koostuu vastakanne ja vähentää ja siirtää kiertoon.Kysymys on - sinulla on varaa vuorokauden jaksoa?Esimerkiksi 16 osamäärä bittiä edellyttää 16 vuorokauden jaksoa kanssa perinteinen muotoilu.