virhe verilog koodi (sen kiireellinen)

[Ravindra Kalla]

Hei,
kerro minulle virheen -------- Virhe: (vsim-3601) iterointi raja saavutetaan aika 60ns ", tämä on occure minun verilog simulointi

 

[echo47]

Liitteestä C ModelSim Käyttöopas v6.0c:Havaita ääretön nolla-viive silmukoita

Jos suuri määrä delta tapahtuu ilman etenee aikaa, se on yleensä oire äärettömän nolla-delay loop suunnittelussa.Jotta voidaan havaita näitä silmukoita, ModelSim määrittelee rajan, "iteraation raja ', kuinka monta peräkkäistä delta, joka voi tapahtua.Kun ModelSim saavuttaa iteraation raja, se antaa varoituksen.

Iterointi raja Oletusarvo on 5000.Jos saat iteraation raja varoitus, ensimmäinen lisätä iteroinnin rajan ja yrittää jatkaa simulointi.Voit asettaa iteroinnin rajoituksen Simuloi> Kesto Valinnat-valikosta tai muuttamalla IterationLimit (UM-534) muuttuja modelsim.ini.Katso "Preference muuttujat sijaitsevat INI-tiedostot" (UM-526) lisätietoja muokkaamista modelsim.ini tiedoston.

Jos ongelma ei poistu, katso nolla-viive silmukoita.Käynnistä simulaatio ja katsoa lähdekoodin kun virhe ilmenee.Käytä askel painiketta voit selata koodi ja katsoa, mitkä signaalit ja muuttujat ovat jatkuvasti edestakaisin.Kaksi yleisiä syitä ovat silmukan joka ei poistu, tai useita porttien nolla välittömästi kun lähdöt on kytketty takaisin tuloa.

Miksi kaikkiin kysymyksiin "kiireellinen"?