virhe VHDL-koodin, tarkista sen?

[abhineet22]

suorittamisen jälkeen tämä koodi virhe on huono synkroninen kuvaus ..........
kanisteri jokin ainoa auttaa we ....

library IEEE;
käytön IEEE.std_logic_1164.all;
käytön IEEE.std_logic_arith.all;
käytön IEEE.std_logic_unsigned.all;

yksikkö akut
portti (data: InOut std_logic_vector (7 downto 0);
rd_wr: in std_logic - 0 = lue, 1 = write
Kello: in std_logic;
Reset: in std_logic
)
lopussa akkuja;

arkkitehtuuri RTL ja akut
signaali temp_data_in: std_logic_vector (7 downto 0);
signaali temp_data_out: std_logic_vector (7 downto 0);

komponentti byte_register on
satama (
Reset: in std_logic;
Salli: in std_logic;
Clock: in std_logic;
Datain: in std_logic_vector (7 downto 0);
Dataout: out std_logic_vector (7 downto 0));
komponenttirakenne;
aloittaa
ACC: byte_register portti kartta (reset, rd_wr, kellon, temp_data_in, temp_data_out);
prosessi (clock, reset)
aloittaa
jos clock'event ja kellon = '1 'ja reset = '0' then
Jos rd_wr = '0 'then
data <= temp_data_out;
muuten
temp_data_in <= data;
end if;
muuten
data <= temp_data_out;
end if;
end process;
lopussa RTL;library IEEE;
käytön iEEE.std_logic_1164.all;

yksikkö byte_register on
satama (
Reset: in std_logic;
Salli: in std_logic;
Clock: in std_logic;
Datain: in std_logic_vector (7 downto 0);
Dataout: out std_logic_vector (7 downto 0));
lopussa byte_register;

arkkitehtuuri behav ja byte_register on

aloittaa
prosessi (Clock, Reset, Datain)
aloittaa
jos (Reset = '1 ') then
Dataout <= "00000000";
elsif (reset = '0 'ja enable = '1' ja kellon = '1 'ja clock'event) jälkeen
Dataout <= Datain;
end if;
end process;
lopussa behav;

 

[sesl33]

abhineet22 kirjoittirosessi (clock, reset)

aloittaa

jos clock'event ja kellon = '1 'ja reset = '0' then

Jos rd_wr = '0 'then

data <= temp_data_out;

muuten

temp_data_in <= data;

end if;

muuten

data <= temp_data_out;

end if;

end process;

lopussa RTL;

 

[zcg]

"Jos clock'event ja kellon = '1 'ja reset = '0' then"

What's this?millaisen piirin odotatte se on yhdistää?

 

[koppolu1981]

Hi abhineet,
Virhe johtuu siitä, u clubbed rakenne koodi ja käyttäytymistä koodi samaan arkkitehtuuriin.Yritä ottaa käyttäytymiseen koodi, ja kirjoita sama kuin eri moduuli (yksikkö).
Liitä byte_register moduuli ja tämän Moduuli rakenteellinen malli, joka toimii ulos .....

 

[bajahaya]

Ehkä tämä voisi olla yksi mahdollinen ratkaisuread_write:
prosessi (clock, reset)
aloittaa
Jos reset = '1 'then
temp_data_out <= (others => '0 ');
elsif rising_edge (CLK) jälkeen
Jos rd_wr = '0 'then
data <= temp_data_out;
muuten
temp_data_in <= data;
end if;
end if;
Lopeta prosessi read_write;